在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑
judy 在 周五, 03/29/2019 - 16:31 提交
SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可
高速FPGA系统设计几条军规
judy 在 周五, 03/29/2019 - 16:03 提交
如果符合一些简单的设计原则，采用最新的Xilinx7系列FPGA架构上实现无线通信。Xilinx公司已经创建了典型无线数据路径的设计范例，表明中速级(-2)器件上使用的几乎100%的 slice资源都支持500 MHz以上的时钟频率。如何真正时序高速设计，需要注意一下几点
Xilinx SRL16E 使用详解
judy 在 周五, 03/29/2019 - 14:02 提交
在做FPGA的开发过程中经常会使用到移位寄存器，一般我们使用移位寄存器的目的都是为了将某个信号进行打拍，使得时序符合我们的需求。最常见的一种打拍方法就是在process过程语句中对信号进行移位。但是这里我给大家介绍一下SRL6E
《2018-2019中国人工智能计算力发展评估报告》正式发布
judy 在 周五, 03/29/2019 - 09:53 提交
人工智能是推动数字化转型与创新的原动力，将成为引领第四次工业革命的核心驱动力，而以计算力为核心的人工智能已从探索走向实践。3月28日，IDC和浪潮联合研究发布的《2018-2019中国人工智能计算力发展评估报告》强调了这一观点。该年度报告旨在评估中国人工智能发展的现状，探索中国企业的破局之道。
学会Zynq（1）搭建Zynq-7000 AP SoC处理器
judy 在 周五, 03/29/2019 - 09:13 提交
本系列将讲述如何使用Vivado完成基于Zynq平台的嵌入式系统设计。一个完整的嵌入式系统设计要考虑硬件、软件、FPGA设计三个部分。Xilinx为了尽量简化设计流程，提供如下两个主要设计工具
【问答】Alveo 数据中心加速卡 — 定制流程 — 通过 QSFP 端口使用以太网 IP
judy 在 周四, 03/28/2019 - 15:41 提交
Alveo 数据中心加速卡在硬件中配置了两个 QSFP 端口。这些如何用于在 U200/U250 卡上启用以太网子系统 IP？
【赛灵思技术日演讲PPT下载】：在数据中心加速 AI — 赛灵思机器学习套件揭秘
judy 在 周四, 03/28/2019 - 14:38 提交
Xilinx DSP 应用专家王宏强在赛灵思技术日上分享《在数据中心加速 AI — 赛灵思机器学习套件揭秘》
图像处理中的深度学习
judy 在 周四, 03/28/2019 - 10:34 提交
利用卷积神经网络(Convolutional Neural Network, CNN) 等深层神经网络的解决方案，可以逐渐取代基于算法说明的传统图像处理工作。尽管图像预处理、后期处理和信号处理仍采用现有方法进行，但在图像分类应用中（缺陷、对象以及特征分类），深度学习变得愈加重要
ZynqNet解析（八）对IPcore的HLS
judy 在 周四, 03/28/2019 - 10:00 提交
背景：zynqNet运用HLS来实现相应的IPcore。相关HLS过程的信息会打印到console之中。目的：读懂HLS对IPcore代码的HLS过程，具体硬件如何实现。将报告信息存下来用于参考。
CB Insights：2019年最值得关注的25大AI趋势
judy 在 周四, 03/28/2019 - 09:27 提交
据外媒报道，人工智能（AI）正在各个行业普及，由于每天都有新的发展成为头条新闻，很难从炒作中挑选出最重要的进展。AI接下来会如何进化？知名市场研究机构CB Insights的分析师调查了各个行业，以确定2019年需要重点关注的25个AI大趋势，从下一代假肢到作物监测等。