FPGA设计千兆以太网MAC（2）——以太网协议及设计规划
judy 在 周三, 10/31/2018 - 09:11 提交
上篇该系列博文中通过MDIO接口实现了PHY芯片的状态检测，验证其已处于1000M 全双工工作模式。在设计MAC逻辑之前，要先清楚MAC与PHY之间的接口以及以太网协议细节，这样才能保证网络的兼容性。本文内容多来自Xilinx官方文档pg051 tri-mode-eth-mac.
1.GMII接口
Modelsim仿真基本命令介绍
judy 在 周二, 10/30/2018 - 16:08 提交
作者：高世皓
初识FPGA CLB之LUT实现逻辑函数
judy 在 周二, 10/30/2018 - 11:07 提交
一、概述
LUT中文名字叫查找表。以7系列的FPGA为例，每一个Slice里面有四个LUT。FPGA就是通过LUT实现大量的组合逻辑，以及SLICEM里面的LUT还可以构成RAM,Shift Register，以及Multiplexers。这篇文章我们一起来学习LUT如何构成组合逻辑。
Vivado FIR滤波器设计与仿真（一）
judy 在 周二, 10/30/2018 - 09:25 提交
最近在学习FPGA DSP相关设计，从滤波器开始学习，最开始先生成两个正弦信号，产生混频信号，通过modelsim仿真来验证设计。 本案例用Block Design方法进行设计（也可以选择编写.v文件的形式进行设计）。
利用ZYNQ SOC快速打开算法验证通路（6）——LWIP实现千兆TCP/IP网络传输
judy 在 周二, 10/30/2018 - 09:04 提交
一、前言
【视频】带有 Zynq UltraScale+ MPSoC 的嵌入式视觉和控制解决方案
judy 在 周一, 10/29/2018 - 15:31 提交
行业抓取式演示视频重点介绍了 Zynq UltraScale+ MPSoC 装有专用处理引擎,面向图像处理、实时处理和功能安全性。
Zynq 轻量级以太网控制器LWIP传输速度优化
judy 在 周一, 10/29/2018 - 15:30 提交
在sdk中选择lwip模板，编译调试可轻松连接成功并进行通信，模板中代码完成的任务是client给server发什么，server就会回复什么。
【白皮书】使用Artix-7 FPGA降低系统功耗和成本
judy 在 周一, 10/29/2018 - 15:28 提交
本白皮书讨论了功耗对系统设计的复合影响 - 包括BOM成本 - 以及Artix-7系列如何应对各种应用中的这些挑战。
Zynq UltraScale+系列之“电源”
judy 在 周一, 10/29/2018 - 09:24 提交
最近一个项目开始使用Xilinx的ZU+系列MPSoC，于是对其官网上的相关文档进行了学习梳理，包括电源、时钟、复位、配置和外围接口等。
本篇就电源部分进行梳理，其他部分会在后续的文章进行梳理，如有不妥之处，敬请留言指正为谢！
1、电源概述
Python语言特性
judy 在 周五, 10/26/2018 - 16:00 提交
作者：huyr830
下是看书归纳所写。