浅谈FPGA的配置引脚以及配置过程
judy 在 周二, 08/27/2024 - 17:25 提交
FPGA的配置引脚和配置过程是实现FPGA编程的关键部分。在配置过程中，FPGA从外部存储器或主机设备读取配置数据
为智能硬件开发者、创客提供有关基于英特尔嵌入式处理器的应用技术介绍和合作伙伴方案介绍
技术
AMD Xilinx MPSoC 在分别下载 PL bit文件、PS软件的情况下，PS软件如何访问 PL AXI寄存器？
judy 在 周二, 08/27/2024 - 16:00 提交
在调试模式下，可以通过JTAG下载MPSoC PL的bit文件，再下载MPSoC PS的软件。
AMD Xilinx PCIe Host 配置空间访问流程
judy 在 周五, 08/23/2024 - 15:15 提交
AMD Xilinx的Versal器件中的PCIe IP，也可以作为PCIe Host。 AR76647 提供了相关驱动。
走对这几步 让 I2S 收发器跑起来！
judy 在 周四, 08/22/2024 - 09:55 提交
本文介绍了I2S收发器的配置与实现，用于FPGA的VHDL编程。
借助 AMD Kria SOM 通过混合方式实现分布式计算
judy 在 周三, 08/21/2024 - 10:21 提交
边缘端的传感器和连接设备的数量每天都在以指数级速度持续增长。连接数字计算设备的模拟电子传感器使系统能够获得态势感知并优化性能
Versal GTM如何通过APB3总线读取attributes并计算误码率
judy 在 周一, 08/19/2024 - 15:02 提交
PRBS误码测试时，通常需要计算误码率。如果使用IBERT，误码率可以在Vivado的GUI界面中读取
PCIe总线复位的四种类型
judy 在 周一, 08/19/2024 - 15:01 提交
在PCIe（Peripheral Component Interconnect Express）总线系统中，复位信号是确保系统可靠启动和正常运行的重要机制。PCIe总线的复位主要有以下四种类型
瑞苏盈科FPGA应用于带宽（4.096 GS/s）信号的频谱监测
judy 在 周五, 08/16/2024 - 17:05 提交
一位客户向我们提出了一个想法，希望我们设计一种解决方案，用于监测无线通信信号的频谱，以确保系统安全，即检测频谱中的意外活动
数字芯片设计验证经验分享（第三部分）：将ASIC IP核移植到FPGA上——如何确保性能与时序
judy 在 周四, 08/15/2024 - 17:01 提交
本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时
CXL，最强科普！
judy 在 周二, 08/13/2024 - 17:39 提交
本调查介绍了 CXL，包括 CXL 1.0、CXL 2.0 和 CXL 3.0 标准。我们将进一步调查 CXL 的实现情况，讨论 CXL 对数据中心环境的影响以及未来的发展方向