研讨会：如何利用最新Vitis HLS提高任务级并行性？
judy 在 周三, 07/05/2023 - 10:06 提交
Vitis高层次综合可通过在选定的 AMD 器件上将 C/C++ 代码综合为可编程逻辑的 RTL 代码
FPGA设计
FPGA 设计中经常犯的 10 个错误
judy 在 周三, 05/31/2023 - 09:39 提交
本文深入探讨在FPGA 设计中要避免的 10 大错误
基于掩码的轮询调度方案以应用场景
judy 在 周一, 04/10/2023 - 10:19 提交
这里介绍一种新的公平调度方案，和前面的方案相比，最大的特点是不缓存数据
FPGA内部接口设计
judy 在 周四, 03/16/2023 - 09:22 提交
在FPGA设计中，我们通常采用的都是“自顶向下”的设计方法，即现有顶层设计，再有细节设计。
高级FPGA设计之高速率结构设计
judy 在 周一, 03/13/2023 - 15:21 提交
在进行 Verilog 设计中，一般会考虑三个基本参数：速度、面积、功耗
在FPGA设计中怎么应用ChatGPT？
judy 在 周一, 03/13/2023 - 09:30 提交
科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注
如何编写一个基本的 Verilog Module（模块）
judy 在 周三, 02/22/2023 - 09:51 提交
这篇文章主要介绍了 Verilog 在 FPGA 设计中的概念和使用方法
FPGA设计中如何防止信号被优化
judy 在 周一, 02/13/2023 - 09:36 提交
在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化
FPGA设计中计数器的常用方法和注意点
judy 在 周一, 01/16/2023 - 14:48 提交
本文介绍一些计数器的常用方法和注意点
FPGA设计中的串并和并串转换
judy 在 周四, 01/12/2023 - 10:27 提交
串并、并串转化也是FPGA设计中常见的基本问题，相对来说比较简单