FPGA设计

HLS 分区能否加速 FPGA布局布线？

judy 在 周三, 05/25/2022 - 09:46 提交

最近，在ACM的FPGA 2022会议上发表了一篇题为“RapidStream: FPGA HLS设计的并行物理实现”的论文，论文中描述了一种非常有趣的方法，通过FPGA设计软件推动HLS设计更快地运行在多核处理器上。

FPGA设计之时序约束四大步骤

judy 在 周四, 03/10/2022 - 10:11 提交

本文章探讨一下FPGA的时序约束步骤

LDPC码基本原理与FPGA设计思考

judy 在 周二, 01/11/2022 - 14:49 提交

LDPC码属于前向纠错码的一类，用于在噪声传输信道中发送信息。这些码可以用一个奇偶校验矩阵来描述，该矩阵主要包含0和少量的1。

FPGA设计文档中常见的几个英文拼写错误

judy 在 周二, 01/11/2022 - 09:09 提交

大家都知道FPGA这玩意是老美搞出来的，所以很多术语都是翻译自英语。接下来就看几个在日常的技术文档中常见的拼写错误吧。

FPGA设计的几项重要原则

judy 在 周二, 01/04/2022 - 10:08 提交

面积通常指一个设计消耗FPGA/CPLD的逻辑资源的数量，通常用可消耗的FF（触发器）和LUT（查找表）来衡量。速度指设计在芯片上稳定运行所能达到的最高频率，这个频率由设计的时序状况来决定，以及设计满足的时钟要求

FPGA设计的“打拍（寄存）”和“亚稳态” 到底是什么？

judy 在 周四, 12/30/2021 - 10:32 提交

可能很多FPGA初学者在刚开始学习FPGA设计的时候，经常听到类似于”这个信号需要打一拍、打两拍（寄存），以防止亚稳态问题的产生“这种话，但是对这个打拍和亚稳态问题还是一知半解，接下来结合一些资料谈下自己的理解。

瑞苏盈科Zynq UltraScale+ MPSoC开发套件助您大幅缩短FPGA设计导入时间

judy 在 周五, 11/19/2021 - 15:25 提交

采用核心板模块可以显著降低上市时间和项目风险。基于Xilinx Zynq UltraScale+ MPSoC的Enclustra水星XU5是一个完整而强大的嵌入式处理系统，面积比信用卡还要小。将其插入一个针对特殊应用的底板就可以工作了

FPGA 设计和协同设计 — 从算法开发到硬件设计和验证

judy 在 周四, 05/27/2021 - 09:42 提交

领域专家和硬件工程师运用 MATLAB® 和 Simulink® 开发原型和生产应用程序，以部署到 FPGA、ASIC 和 SoC 设备。

开发者分享 | 时序路径分析提速

judy 在 周五, 05/07/2021 - 15:46 提交

在 FPGA 设计进程中，时序收敛无疑是一项艰巨的任务。低估这项任务的复杂性常常导致工作规划面临无休止的压力。赛灵思提供了诸多工具，用于帮助缩短时序收敛所需时间，从而加速产品上市。本篇博文描述了一种方法，能够有效减少时序路径问题分析所需工作量

300 多页方法论，Xilinx FPGA 设计竟然有”章”可循？

judy 在 周三, 09/16/2020 - 10:06 提交

FPGA 设计是有章可循的，如果用的是 Xilinx 的 FPGA，这个“章”就是 UG949。最新版的 UG949 是 2020.1 版本，整个文档共六大章节 306 页（点击此处查看《UltraFast 设计方法指南》）。对于如此之多的内容该如何消化吸收呢？首先，了解一下 UG949 的背景信息。