使用网络实例比较FPGA RTL与HLS C/C++的区别
judy 在 周五, 07/30/2021 - 14:47 提交
大多数FPGA程序员认为，高级工具总是发出更大的比特流，作为提高生产率的"成本"。 但事实总是如此吗？在本文中，我们展示了一个真实的例子
HLS
Dataflow | 粗粒度并行优化的任务级流水
judy 在 周四, 01/14/2021 - 09:43 提交
在本文中，我们将重点放在如何能够在不需要特殊的库或类的情况下修改代码风格以实现C代码实现并行性。Xilinx HLS 编译器的显着特征是能够将任务级别的并行性和流水线与可寻址的存储器 PIPO或 FIFO相结合。
决胜HLS，算法先行-简述算法的重要性
judy 在 周三, 07/29/2020 - 09:33 提交
高层次综合（High-level Synthesis）简称 HLS，指的是使用C、C++、System C 等高层次语言描述电路设计的逻辑结构，以及编写对应的测试激励，借助高层次综合工具，配合高阶约束文件及优化指令自动转换成低抽象级语言（VHDL/Verilog）描述的电路模型的过程。
【视频】使用 HLS 实现任务并行和流水线化
judy 在 周三, 04/22/2020 - 15:56 提交
了解 Xilinx HLS 技术如何使用可移植的 C 代码提取和实现任务并行。
本视频基于 developer.xilinx.com 上推出的文章
HLS与RTL语言使用情况调查
judy 在 周一, 04/20/2020 - 09:41 提交
经常听人说，Verilog或VHDL与HLS相比，就好比是几十年前的汇编语言与C语言，HDL迟早会被HLS取代的。这些话已经讲了有一二十年了，还是没有看到HLS取代HDL。本文翻译自2019年TCAD杂志上一篇综述，调研和对比了近年已发表论文中采用HLS和HDL的各种使用情况，值得一看。
HLS调用Vitis库
joycha 在 周四, 04/02/2020 - 09:40 提交
Vitis视觉库可用于构建Vivado®HLS中的应用程序。本节详细介绍如何将Vitis vision库组件集成到Vivado HLS 2019.2的设计中。本节提供了有关如何通过Vivado HLS 2019.2 use flow运行单个库组件的步骤，其中包括C仿真、C合成、C/RTL联合仿真以及将RTL作为IP导出
【视频】在 HLS 项目中插入 RTL 黑盒
judy 在 周三, 03/25/2020 - 12:33 提交
自定义 RTL Verilog 代码可以替换 HLS 项目中的 C 函数。 然后，通过 JSON 文件并使用 ap_ctrl_chain 协议将 RTL 编织到其余 C 代码中，以管理 RTL 和 C 代码之间的数据事务。
强强联手，中泰证券与 Xilinx 带您体验 HLS & Alveo 金融技术加速度
demi 在 周四, 11/21/2019 - 09:17 提交
XTP系统拥有“极速交易、极速行情、极致风控、极致体验”等核心性能及优势，赛灵思是自适应计算技术与方案的领导企业。在本届开发者大会上，中泰证券将与赛灵思公司强强联手，带您体验 FPGA 为 Fintech 应用所带来的极速体验。
HLS和Alveo迎来Fintech的新时代
demi 在 周一, 09/23/2019 - 10:36 提交
FPGA在fintech领域的应用历史悠久，Virtex时代就可见高频交易的应用。FPGA由于其内部逻辑及计算单元的丰富性和灵活性，可定制低延时、高吞吐率的设计，基本上可以碾压软件实现的性能。
基于HLS的视频缩放测试
judy 在 周三, 07/31/2019 - 09:14 提交
下面向大家介绍了使用HLS封装的缩放IP来实现视频图像缩放功能。将HLS封装的缩放IP加入到OV5640图像传输系统，验证图像放大和缩小功能。