JESD204接口调试总结——JESD204B调试界面
judy 在 周四, 09/29/2022 - 09:36 提交
多掌握的技能总是会派上用场的时候，这里我又要用VB.net来方便自己的调试。
JESD204B
JESD204接口调试总结——Xilinx JESD204B IP 工程应用
judy 在 周四, 09/22/2022 - 14:41 提交
作为一个ADC和DAC接口，我们需要构建一个顶层模块
JESD204接口调试总结——Xilinx JESD204B IP testbench解析
judy 在 周三, 09/21/2022 - 14:31 提交
Xilinx JESD204B IP testbench解析
JESD204接口调试总结——Xilinx JESD204B IP AXI寄存器简介
judy 在 周三, 09/14/2022 - 09:24 提交
一般来说，如果在IPcore配置正确的话，不太需要通过AXI指令来进行参数的修改，不过如果能够支持AXI指令
JESD204接口调试总结——Xilinx JESD204B数据手册的理解
judy 在 周二, 08/30/2022 - 09:26 提交
JESD204B 标准中定义的确定性延迟机制要求多帧大小大于链路上的最大可能延迟。
JESD204B调试笔记（实用版）
judy 在 周二, 07/12/2022 - 09:52 提交
进行工程的功能调试时，对AD9144,AD9516进行参数配置是非常重要且必不可少的，这过程中遇到了以下问题。
JESD204B协议中的时钟关系说明详解
judy 在 周四, 07/07/2022 - 16:50 提交
下面的图是JESD204B的时钟关系图，该图非常的重要，一般JESD204B同步不上，或者有其他错误的时候，就要重点检查时钟
基于Vitis JESD204B官方IP核的调试
judy 在 周二, 02/22/2022 - 16:36 提交
系统主要采用官方JESD_PHY（免费），JESD_RX(评估版)，JESD_TX（评估版）三个IP核做测试，采用自发自收，外部GT引脚回环方式。其中，PHY采用4个LANE接收和发送数据，一般线速率为参考时钟的40倍
享用转换器接口新标准 JESD204B搞定多重ADC同步
judy 在 周五, 01/07/2022 - 10:34 提交
为满足低电压数字讯号(LVDS)和并行输出ADC的需要，延迟不一致的问题，对系统设计人员而言是一个难题
ADC/FPGA串连顺畅 JESD204B界面故障排除无碍
judy 在 周四, 08/19/2021 - 11:31 提交
本文阐释了JESD204B标准的ADC与FPGA的接口，如何判断其是否正常工作，以及可能更重要的是，如何在有问题时排除故障。文中讨论的故障排除技术可以采用常用的测试与测量设备，包括示波器和逻辑分析仪，以及Xilinx的ChipScope或Altera的SignalTap等软件工具。同时说明了接口讯号传输，以便能够利用一种或多种方法实现讯号传输的可视化。