PCIe

Xilinx PCIE core管脚分配错误怎么办？

judy 在 周四, 11/16/2023 - 09:28 提交

硬件在分配PCIE的管脚的时候，没有分配到xilinx推荐的对应的管脚上，如何处理呢？

Versal PCIe (Vivado 2023.1) 的10 位标签请求器支持

judy 在 周一, 09/25/2023 - 11:15 提交

本文总结了Vivado 2023.1 中针对不同 Versal PCIe IP 的 10 位标签请求器功能的支持信息

PCIE二十年：总线的过去、现在和未来

judy 在 周一, 07/31/2023 - 09:35 提交

在 PCI Express 诞生 20 周年之际，我们回顾一下这一盛行的扩展插槽的过去和未来

PCIe需要进步了

judy 在 周二, 07/11/2023 - 09:51 提交

当系统架构师坐下来设计他们的下一个平台时，他们首先会查看 CPU、加速器、内存、

AMD MPSoC PS PCIe 使用要点

judy 在 周五, 05/12/2023 - 08:09 提交

有客户需要通过PCie从Windows系统访问MPSoC的DDR，从而使X86和A53通过共享DDR内存的方式交互大量数据

利用Block Design加速设计

judy 在 周四, 12/15/2022 - 16:21 提交

Xilinx越来越多的例程，给出的参考设计是基于Block Design设计方法的

一文读懂PCIe的进化史

judy 在 周四, 12/01/2022 - 09:01 提交

PCIe发展至今已经从最初的1.0升级到了6.0，但很多人对于PCIe只知其然而不知其所以然，小编今天就带大家一起来看一看

Xilinx Arch PCIE卡

judy 在 周二, 11/22/2022 - 15:17 提交

FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线

PCIE项目中AXI4 IP核例化详解

judy 在 周四, 10/27/2022 - 11:33 提交

本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性

使用 Python 调试 PCIe 问题

judy 在 周五, 04/01/2022 - 14:28 提交

本篇博文提供了一个示例，用于演示如何使用 Python 脚本调试赛灵思 PCIe 设计。此处提供的技巧可应用于所有设计，而非仅供 PCIe 专用。