PCIe

PCIe需要进步了

judy 在 周二, 07/11/2023 - 09:51 提交

当系统架构师坐下来设计他们的下一个平台时，他们首先会查看 CPU、加速器、内存、

AMD MPSoC PS PCIe 使用要点

judy 在 周五, 05/12/2023 - 08:09 提交

有客户需要通过PCie从Windows系统访问MPSoC的DDR，从而使X86和A53通过共享DDR内存的方式交互大量数据

利用Block Design加速设计

judy 在 周四, 12/15/2022 - 16:21 提交

Xilinx越来越多的例程，给出的参考设计是基于Block Design设计方法的

一文读懂PCIe的进化史

judy 在 周四, 12/01/2022 - 09:01 提交

PCIe发展至今已经从最初的1.0升级到了6.0，但很多人对于PCIe只知其然而不知其所以然，小编今天就带大家一起来看一看

Xilinx Arch PCIE卡

judy 在 周二, 11/22/2022 - 15:17 提交

FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线

PCIE项目中AXI4 IP核例化详解

judy 在 周四, 10/27/2022 - 11:33 提交

本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性

使用 Python 调试 PCIe 问题

judy 在 周五, 04/01/2022 - 14:28 提交

本篇博文提供了一个示例，用于演示如何使用 Python 脚本调试赛灵思 PCIe 设计。此处提供的技巧可应用于所有设计，而非仅供 PCIe 专用。

PCIe Tandem PROM 方法

guanxiao_505740 在 周二, 03/29/2022 - 09:01 提交

实际使用中，Tandem PROM最为简单，Tandem PCIe由于允许通过PCIe进行重配置，因此在服务器领域最为常用。本文只介绍Tandem PROM方式。

PCIe 中的 UltraScale+ 手动眼扫描需要额外的 DRP 仲裁逻辑

judy 在 周五, 11/12/2021 - 15:20 提交

如果要在 UltraScale+ 器件中执行手动眼扫描，重新排列程序会导致 PCIe 重新训练，降至第一代产品的速度，并停留在那里。

Versal Premium 系列：PCIe Gen5

judy 在 周四, 07/29/2021 - 09:42 提交

Versal™Premium 系列符合 PCIe® 规范修订版 5.0，并且通过每条通道每秒 32 千兆次传输的速度支持全部链路速率。该视频演示了 Versal Premium ACAP 中面向 PCIe 的两个可用子系统，这在下一代网络和云基础架构中至关重要。