PCIe

本章将着重讲述TLP的数据链路层组成与操作，上一篇更新应该为第五讲，数据链路层位于事务层和物理层之间，使用容错和重传机制保证了数据传输的完整性和一致性，此外，数据链路层还需要对PCIe链路层进行监控和管理。

本文将着重讲述TLP的存储器、配置、IO读写请求和原子操作、消息报文几种操作请求，其中主要从其结构和特点进行分析。

上一讲说道：“一个完整的TLP由1个或多个TLP Prefix、TLP头、Data Payload和TLP Digest构成”，那么本讲将就谈一谈TLP的头，具体几种事务（存储器读写、配置读写、IO读写、原子操作、消息报文）后面一一分析。

PCIe2.0规范于2007年1月5日推出，将PCIe1.0 2.5GT/s的传输速率提高了一倍，每个通道的吞吐率从250MB/s上升到500MB/s，因此2通道的PCIe可支持高达1GB的总吞吐量。

所谓加扰是将源数据流与一个随机序列异或后，再发送出去，异或操作完成后的数据流基本是伪随机的。PCIE数据发送端有加扰，数据接收端也有解扰操作，解扰与加扰使用相同的公式，必须完全同步，即LFSR使用相同的初始值。

PCIE 链路训练、枚举扫描、配置BAR的顺序？上电复位后，首先进行链路训练，之后进行枚举扫描、最后进行基地址寄存器BAR的配置。完成基地址配置后，就可以通过memory TLP读写进行寄存器的访问了。

为支持ＩＤ路由，每个PCIE设备（端点和交换开关）中都应设置有贮存设备总线号和设备号的寄存器，复位时，该寄存器清０，每当设备在它的原级链路上检测到一个Type0配置写事务包时，它就从该TLP头标中的第８～９字节“捕获”它自己的总线号和设备号，并贮存入上述总线号和设备号寄存器。

本文以xinlinx FPGA PCIE为例，选择集成AXI的PCIE结构为例，说明AXI接口读写地址是如何映射成PCIE读写地址的。

RC端通过配置TLP读写EP端PCIE的BAR0/1寄存器，确定EP端PCIE的存储空间。其中配置TLP需要用到总线号，设备号，以及功能号。