PCIe

利用 UltraScale+ 器件中的 PCI Express Gen3 集成块内置解扰器模块解开 PIPE 接口包的神秘面纱

PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时,能在 PCIe 链接上查看各个包会很有帮助。若要实现此目的,用户需拥有协议链接分析器。由于其成本较高,能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛,可对链接流量进行深入分析。

PCIe迎来新时代——PCIe 6.0 标准公布

2019度PCI-SIG开发者大会这2天正在美国加州圣克拉拉举行,PCI-SIG今天又宣布了一个重大新闻:PCI Express® 6.0规范将计划在2021年发布,下一代PCIe技术将使数据速率再次翻倍,达到64 GT/s,同时保持与上一代的向后兼容性,并提供能效和经济高效的性能。

与调试 PCIe 链接训练相关问题的 (第一部分)

在使用 PCI Express IP 进行设计时,如果在第一次尝试与链接伙伴建立链接时就非常顺利,那是非常不错的。但是,有时链接不会那么顺利。成功的 PCI Express 链接是来自两个不同供应商的产品相互兼容的结果。如果链接失败,问题有可能出在任何一方。

【视频】业界首款构建在可编程器件中的 Gen3 x 16 PCIe 解决方案

本视频重点介绍首款构建在可编程逻辑器件中的 Gen3 x16 PCI Express 解决方案,该方案通过了 4/2016 PCI SIG 合规性测试。该演示展示了 PCIe 在 Virtex UltraScale+ FPGA 电路板上启动和运行,并连接至 Intel Skylake 处理器

Xilinx基于PCIE的部分重配置实现(一)

本博文主要是对基于PCIE(mcap)的部分可重构实现的步骤做一个简单的演示,如有错误之处,欢迎批评指正。值得说明的是,基于PCIE的部分可重构需在ultrascale系列及ultrascale+芯片才能实现,具体哪些系列能实现哪种配置方式如下图所示:

PCIe学习(三)——PCIe DMA关键模块分析之二

简介
这是学习PCIe DMA传输的第二篇博客,在前一篇中叙述了PCIe DMA传输的部分基础知识,并且较为详细的分析了接收引擎的各个状态,这里接着分析第二个关键模块:发送引擎(BMD_64_TX_ENGINE.v)。

软件:VIVADO2017.4

PCIe学习(二)——PCIe DMA关键模块分析之一

简介
经过一段时间的学习,这里将PCIe DMA模式的学习结果做一个总结,由于手里没有包含PCIe的板子,因此和学习PIO一样对DMA模式中的关键模块的代码进行逐条分析,希望对和我一样的初学者有所帮助。

软件:VIVADO2017.4。

PCIe学习(一):PCIe基础及生成PIO例程分析

简介
学习PCIe有一段时间了,这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子,因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析,包括 PIO_RX_ENGINE.v,PIO_TX_ENGINE.v,PIO_EP_MEM_ACCESS.v ,希望对和我一样的初学者有所帮助。