戴姆勒的 Thomas Kaelberer 介绍了 MBUX 车内助手 （MBUX Interior Assistant），这是新款梅赛德斯 GLE 运动型多用途车中首款人工智能解决方案。Xilinx 平台的选择是因为其可针对车辆顶部热约束计算子系统位置提供最佳性能功耗比和最低时延。
视频
DeePhi 在 Xilinx FPGA 上使用 DeePhi 技术演示 SSD算法
以太网融合已成现实。以太网起源于非关键型计算机网络，已成为工业自动化、交通运输以及航空航天／国防的标准。以太网交换机为动态扩展增加了灵活性。基于 ARM 并支持可扩展以太网交换机的多核处理器恰好具有所需的基础架构...
视频演示将展示 Xilinx 16nm Virtex UltraScale+ FPGA，其所集成的 100G 以太网 MAC 和 RS-FEC 能够串行工作，通过极具挑战的电子或光学互连发送数据。集成可节省逻辑区域，简化实现方案，并可降低日益普及的 100G 以太网接口或高速背板应用上的功耗。RS-FEC 可通过纠正那些系统固有的错误实现对较低成本多模式光纤或铜互联以及光学模块的使用。
通过 Xilinx 58G 驱动 GTM 收发器和 Virtex UltraScale+集成强化 100G 以太网子系统，在两个通道上演示 100G 以太网。该视频概述了 GTM 收发器如何使传统硬件支持 58G PAM4。
机器人系统集成传统上是一项非常耗时、要求极高的任务。机器人操作系统 (ROS) 可满足机器人的编程需求，然而，系统集成不仅仅是编程。模块化提出了一个减少集成工作量的途径，但也带来了新的挑战。本次网络研讨会将讨论 Acutronic Robotics 如何利用 Xilinx 可编程 SoC 技术以及 Xilinx 工业物联网解决方案堆栈的元素解决模块化的挑战。Acutronic Robotics...
本视频将向您详细介绍 SDAccel 中可供调用的硬件调试选项，以及如何使用这些选项。另外还将通过实例操作向您演示在硬件上如何运行调试内核接口。
本视频重点介绍首款构建在可编程逻辑器件中的 Gen3 x16 PCI Express 解决方案，该方案通过了 4/2016 PCI SIG 合规性测试。该演示展示了 PCIe 在 Virtex UltraScale+ FPGA 电路板上启动和运行，并连接至 Intel Skylake 处理器。
此演示展示了一个密集的 AMD EPYC 服务器，支持多达八个 Alveo U200 / U250 加速卡，可为计算密集型应用提供最高的自适应计算密度。该系统还配备了一款超微主板。该系统可用来加速基因组学、视频、大数据以及金融等领域的应用。
使用 Vivado 设计套件中的各种设计分析特性。
视频演示了 DDR3 内存的 Kintex-7 FPGA 接口功能。
Xilinx 在 XDF Silicon Valley 2018 上展示了 Alveo U250 加速卡上的 ML 套件
SumUp Analytics 在 XDF Silicon Valley 2018 上展示了如何提升您的洞察力。
本视频演示了 Virtex UltraScale + FPGA， 带有32.75G 背板使能、功率优化的收发器。该收发器具有同类最佳传输抖动和第三代客户验证的自适应接收均衡技术。
Xelera 在 XDF（硅谷）演示 50x Apache Spark MLlib 加速
本视频将向您介绍赛灵思 Alveo U200 和 U250 自适应加速卡，包括硬件规格、板卡安装、软件安装包下载与安装、板卡验证等内容，助您快速开始加速计算之旅。Alveo 是赛灵思面向数据中心工作负载所推出的自适应加速器卡。
Bigstream 在 XDF 硅谷 2018 展示无缝超加速
Mipsology 为深度学习推断开发了最先进的基于 FPGA 的计算引擎。它可以无缝地替换 GPU / CPU 来处理一般或定制的神经网络，具有极高的吞吐量、易用性和零更改性。
Xilinx Alveo 加速卡和 BlackLynx 软件相结合，可增强搜索功能，从而提高网络、性能和合规性功能的数据可视性。
本视频重点介绍了 Vivado 设计套件 2018.3 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程。
了解 SDAccel 提供的硬件调试功能，如何查看与内核之间的实时 AXI 传输，以及如何准备主机代码以使用 SDAccel 硬件调试功能。
Skreens 展示了其系统解决方案，用于在 Xilinx FPGA 上开发加速视频和机器学习应用，和/或将加速视频处理集成到现有产品中。
Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
视频简要描述了 Alveo U200 和 U250 灵活应变加速器卡，并逐步介绍了硬件和软件安装步骤，包括下载安装包以验证开发板和软件安装。
Algo-Logic 在 UltraScale + 架构上的新 Key Value Store（KVS）为内存中的对象存储提供了创纪录的延迟和吞吐量性能。
通过本视频教程，您将获得有关 AWS F1实例和 SDAccel 的基本介绍，以及在指导下使用 AWS EC2 F1实例逐步完成您的应用开发。在本视频所介绍的虚拟开发者实验室当中，您将可以连接到 F1 实例，体验 F1实例的加速，并使用 SDAccel 开发和优化 F1 应用。
此培训视频介绍了如何开发、执行和分析在 AWS F1 上运行的加速应用。观看此视频，了解 SDAccel 执行模型和重要的 OpenCL API，分析和调试功能以及主机代码优化技术。
该培训视频涵盖了 SDAccel RTL 内核向导，并详细介绍了封装 RTL 设计、构建 FPGA 设计和生成 Amazon FPGA 映像（AFI）所涉及的步骤。
该视频将概括介绍 F1 和 SDAccel，并将帮助您了解 AWS F1 硬件及软件协议栈。观看本视频，您将从高层面了解从 RTL 加速器创建亚马逊 FPGA 镜像 (AFI) 的流程以及如何在 F1 上开发一款主机应用 AFI。
通过此自学教程，简要了解 AWS F1 和 SDAccel，使用 Amazon EC2 F1 实例逐步指导，以加速应用。在此虚拟开发者实验室中，您将连接到 F1 实例、体验 F1 加速，并使用 SDAccel 开发和优化 F1 应用。
使用 Vivado 设计套件中的各种设计分析特性。
本视频介绍了 Quick Emulator，该工具在硬件不可用时能够运行面向 Zynq UltraScale+ MPSoC 器件的软件。
Virtex UltraScale+ 58G PAM4 FPGA 能够在最具挑战性的信道上传输和接收数据。在 XDF 硅谷场的现场演示中，通过超过 5 米的 QSFP28 直接连接铜线传输了 58Gb/s 的信息，由 GTM PAM4 收发器接收。经过该加强通道并在收发器最大速率下运行后，在 XDF 上经过几天的现场运行，没有发现前向纠错后的错误。
了解可用于 Zynq-7000 可编程 SoC 的不同开发工具。从愿景到部署，Xilinx 开发工具着重端到端开发，包括：系统设计、软件和固件开发、硬件设计、协仿真和调试以及图像生成。
考虑到工作量、软硬件分区以及系统设计选择，软硬件事件追踪有助于用户了解其应用的性能。这样的信息有助于用户优化并改善系统实现方案。
Silexica的FAE工程师周雋铠在上月结束的Xilinx Develper Forum展会上为大家展示了如何利用SLX工具充分发挥FPGA的优势，发现并行化机会，从而提高系统性能。想知道SLX到底如何运行的，请戳下面视频：
雋铠工程师表示，SLX软件工具的优势在于能够分析客户的软件，找出客户效能的Bottleneck(瓶颈)，提供并行化的优化建议。
简单来说，SLX...
本演示介绍了 Zynq-7000 SoC 及其利用 NEON 引擎或硬件加速功能实现软件加速的能力。敬请查看 Zynq-7000 SoC 在面向数据采集和加速数字信号处理 (DSP) 的单芯片参考设计中的灵活性优势，其不仅可对软件进行加速，还能充分利用处理器和可编程逻辑之间的低延迟和高性能数据传送功能。
将功能移至硬件后，剩下的问题就是：加速器能否适应硬件？ 它的运行速度够吗？通过估算可得出答案。
视频描述了如何在 SDx IDE 中使用仿真功能。
详解 SDSoC 集成式开发环境 (IDE) 的完整开发流程。
Xilinx 将展示从 SDSoC开发环境加速的 xfOpenCV 库和自定义 CV 函数。
行业抓取式演示视频重点介绍了 Zynq UltraScale+ MPSoC 装有专用处理引擎,面向图像处理、实时处理和功能安全性。
聆听软件与 IP 产品执行副总裁 Salil Raje 与您分享最新的 Xilinx 机器学习战略
Versal 是我们的下一代架构，请跟随硬件和系统产品开发执行副总裁 Liam Madden ，了解更多有关 Versal 的信息。
XDF 2018 主题演讲: 打造面向灵活应变、万物智能世界的平台 - Victor Peng, 总裁兼 CEO
在不到一分钟的时间内，本视频介绍了自适应计算加速平台 - 一种新的器件类别，它利用 CPU、GPU 和 FPGA 的优势来加速硬件和软件开发者的任何应用。
Avnet 展示了一款突出的集成型工业物联网系统，该系统在 Xilinx Zynq-7000 SoC 上集成机器视觉、马达控制和近场通信 (NFC)，不仅可识别和挑选特定物品，随后还可根据用户选择将其放入正确的分配容器中。
Soc-e 的 Armando Astarloa 使用 HSR / PRP IP 核和 Zynq 演示了以太网冗余演示。
生成并使用 Vivado 时序报告分析不成功的时序路径。
使用 Xilinx 推荐的基线程序逐步满足时序收敛要求。