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本文想针对测试中一种很常见的测试场景，即参数化测试，继续聊聊关于测试的话题，并尝试将这几个测试框架串联起来，做一个横向的比对，加深理解。

有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。

回想一下平时我们常用的复位方式：1.首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；2.最好有个复位的按键，在调试时按一下复位键就可以全局复位了；3.也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。

同步时序逻辑电路的特点：电路中所有的触发器都是与同一个时钟或者该时钟的衍生时钟驱动，而且当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下 一个时钟脉冲的到来，此时无论外部输入有无变化，寄存器状态都是稳定的。

在 Python 中，没有可以在运行时简化函数定义的语法糖。然而，这并不意味着它就不可能，或者是难以实现。

10G以太网光口与高速串行接口的使用越来越普遍，本文拟通过一个简单的回环实验，来说明在常见的接口调试中需要注意的事项。各种Xilinx FPGA接口学习的秘诀：Example Design。欢迎探讨。

XDC 是 Xilinx Design Constraints 的简写，但其基础语法来源于业界统一的约束规范SDC。XDC 在本质上就是 Tcl 语言，但其仅支持基本的 Tcl 语法如变量、列表和运算符等等，对其它复杂的循环以及文件 I/O 等语法可以通过在 Vivado 中 source 一个 Tcl 文件的方式来补充。

此项目解释了如何在FPGA上使用resizer IP来调整图像的大小。其中对比了两种图像大小调整的解决方案的运算速度，其中之一为使用Python Image Library通过软件算法实现图像大小调整，另一种使用Xilinx xfopencv library实现了在FPGA上硬件加速的图像大小调整。

在 SystemVerilog 中，联合只是信号，可通过不同名称和纵横比来加以引用。其工作方式为通过 typedef 来声明联合，并提供不同标识符用于引用此联合。 这些标识符称为“字段”。

对于VerilogHDL语言中，经常在always模块中，面临两种赋值方式：阻塞赋值和非阻塞赋值。对于初学者，往往非常迷惑这两种赋值方式的用法，本章节主要介绍这两种文章的用法。其实，有时候概念稍微不清楚，Bug就会找到我们，本文扫清阻塞赋值和非阻塞赋值所有的障碍。