Vivado下IBERT使用指南
demi 在 周一, 10/21/2019 - 14:03 提交
选择IP，选择FPGA版本，protocol数量 （所有通道用一个速率的话一般只选择1个 protocol），速率，参考时钟频率，通道数量和Quad PLL（大于6G的速率时必须选择）
为智能硬件开发者、创客提供有关基于英特尔嵌入式处理器的应用技术介绍和合作伙伴方案介绍
技术
擦除已经固化在FPGA中的程序
demi 在 周一, 10/21/2019 - 10:42 提交
在使用Vivado 的SDK进行在线调试时，需要将FPGA的bit文件烧写到FPGA中，但是在使用SDK烧写程序之前必须将已经固化在FPGA的程序给擦除掉。下面就是擦除的方法。
xilinx 7系列FPGA配置篇简介
demi 在 周五, 10/18/2019 - 13:48 提交
今天咱们聊聊xilinx7系列FPGA配置的相关内容。总所周知FPGA上电后，其工作的逻辑代码需要从外部写入FPGA，FPGA掉电后其逻辑代码就丢失，因此FPGA可以被无限次的配置不同的逻辑代码，但FPGA需要配备外部的非易失存储器来存储其逻辑代码或者通过单片机、DSP或者其它控制器来实现FPGA上电后的逻辑代码载入。
Python进阶：迭代器与迭代器切片
demi 在 周五, 10/18/2019 - 11:58 提交
迭代器是 Python 中独特的一种高级特性，而切片也是一种高级特性，两者相结合，会产生什么样的结果呢？
Fintech：FPGA 如何加速衍生品定价模型
demi 在 周四, 10/17/2019 - 13:09 提交
Fintech 是一个合成词，是 Financial technology 的缩写，直译过来 Fintech 的中文就是“金融科技”。其本质是指用来提高金融服务效率的科技手段，比如大数据、云计算、智能投顾、区块链、移动支付等现代技术，它们的出现大大提高了传统金融服务的速度和效率。
FPGA设计规范之Verilog编码规范
demi 在 周三, 10/16/2019 - 15:29 提交
命名规则：① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致；② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b；③ 由parameter定义的常量要求全部字母大写......
xilinx 7系列FPGA之XADC简介
demi 在 周二, 10/15/2019 - 14:59 提交
今天咱们来聊一聊FPGA里面的XADC功能。XADC即Xilinx公司的FPGA里集成的一个ADC模块、温度传感器、电压传感器的集合。在7系列FPGA里，除了少数spartan系列的低端FPGA没有XADC外，其它所有的7系列FPGA里都有XADC模块。
Python进阶：自定义对象实现切片功能
demi 在 周一, 10/14/2019 - 14:53 提交
切片是 Python 中最迷人最强大最 Amazing 的语言特性（几乎没有之一）。那么，我们是否可以定义自己的序列类型并让它支持切片语法呢？更进一步，我们是否可以自定义其它对象（如字典）并让它支持切片呢？
xilinx 7系列FPGA之存储器篇简介
demi 在 周一, 10/14/2019 - 09:40 提交
上一篇咱们说了slice，提到了其与全局时钟在一起就可以实现任意的组合逻辑和时序逻辑功能，但很多时候咱们还需要将FPGA内部的数据暂时存储，用作它用。Slice作为FPGA最基本的单元，也是能够完成数据存储的功能，但显然有些大材小用，因此xilinx公司在其FPGA内部专门集成了很多存储器模块，称作Block RAM......
嵌入式软件与生态系统：为嵌入式开发者提供必要的组件
demi 在 周六, 10/12/2019 - 09:50 提交
Xilinx 及其联盟成员提供嵌入式工具与运行时环境可帮助您高效快速地将概念转化为生产。我们可为您提供使用 Xilinx Zynq® SoC 和 Zync UltraScale+ MPSoC 器件、MicroBlaze™ 处理器内核和 Arm Cortex-M1/M3 微控制器创建嵌入式系统所需的所有组件，包括开源操作系统和裸机驱动程序、多运行时和......