IP核 | FPGA 开发圈

一文搞懂DDR4 MIG IP核详细介绍与配置

judy 在周二, 05/14/2024 - 10:38 提交

DDR4 SDRAM因其高速、大容量的特点，在FPGA设计中扮演着越来越重要的角色。本文将详细介绍DDR4 MIG IP核及其配置过程。

judy 在周四, 05/09/2024 - 09:43 提交

今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看

yangyf000 在周四, 01/18/2024 - 09:32 提交

Vivado软件作为Xilinx FPGA器件重要的开发设计软件

judy 在周三, 12/06/2023 - 10:02 提交

本文来进一步讲解如何来建立CIPS IP核示例工程。

judy 在周一, 11/27/2023 - 17:25 提交

本文对CIPS主要功能模块做解析

judy 在周四, 10/19/2023 - 09:56 提交

本文主要介绍FIFO的一些基础知识，帮助大家能够理解FIFO的基础概念

judy 在周四, 10/12/2023 - 09:58 提交

本文介绍了在Vivado中创建自定义IP核的步骤

judy 在周二, 10/10/2023 - 09:25 提交

本文将介绍Vivado中XCI与XCIX文件以及如何使用Core Container打包IP核

judy 在周二, 09/12/2023 - 11:03 提交

本文主要介绍了用户应当如何设置以太网IP的相关参数

judy 在周五, 08/11/2023 - 09:38 提交

本文向大家介绍一种更简单快捷的读写DDR数据方法

本快捷参考指南用于根据《适用于 FPGA 和 SoC 的 UltraFast 设计方法指南》(UG949) 中的建议快速完成时序收敛

本文介绍一种通过petalinux制作的根文件系统，在Windows平台下建立交叉编译环境的方法。

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。