FPGA 开发圈 | FPGA 社区

【工程师分享】更改Xilinx的Linux Kernel的默认选项，减小Linux大小

Xilinx 发布的Linux Kernel，默认包含了以下选项

2021-12-06 | Xilinx, LINUX

Xilinx FPGA平台DDR3设计保姆式教程（1）——DDR3基础简介

DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。所谓同步，是指DDR3数据的读取写入是按时钟同步的

2021-12-06 | DDR3

基于米联客MA703FA开发板的MicroBlaze LWIP千兆以太网例程

Xilinx FPGA MicroBlaze使用AXI 1G/2.5G Ethernet Subsystem（= Tri Mode Ethernet MAC + AXI Ethernet Buffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6

2021-12-06 | MA703FA, MicroBlaze, 千兆以太网

Kintex UltraScale FPGA KCU105 评估套件 - Maxim 集成功耗控制器重编程

Kintex UltraScale FPGA KCU105 评估套件使用 MAX15301 及 MAX15303 PMBus 稳压器以及 MAX20751E 主控基于 Maxim PMBus 的电源系统。

2021-12-03 | KCU105

MicroBlaze处理器参考指南 (v2021.2)

MicroBlaze™处理器参考指南提供了有关32位和64位软处理器MicroBlaze的信息，它是Vivado®设计套件的一部分。该文件旨在作为MicroBlaze硬件架构的指南。

2021-12-03 | UG984, MicroBlaze

IBERT for GTY中两点总结

在IBERT测试中需要注意的有以下两个要点

2021-12-03 | IBERT

安装Xilinx Vitis的一些坑

从官网能够很轻松的下载到vitis的安装包，可以下载Installer进行自动下载安装，也可以下载整个文件的压缩包，通过其中的setup进行安装。

2021-12-03 | Vitis

Petalinux2020.01 内核DMA驱动调试

Petalinux2020.01 内核DMA驱动调试过程分享

2021-12-02 | Petalinux2020.01

EGO1教育扩展模组系列-EGO1心电放大扩展卡

EGO1自从推出以来，为广大用户带来了丰富且易于上手的数字实验体验。然而随着用户的不断需求升级，客户对于EGO1有了更高的需求。因此我们开发了更多的EGO1可扩增模组

2021-12-02 | Ego1

进入IP Core的时钟，都不需要再手动添加约束么？

对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。

2021-12-02 | 时钟约束, Vivado, FPGA

【教程】Xilinx Vivado/Vitis 2020.1创建MicroBlaze工程运行Hello World C语言程序（使用外部DDR3内存）

添加了DDR3内存以后，程序既可以运行在BRAM里面，也可以运行在DDR3内存里面。但如果运行在DDR3内存里面，固化起来会比较麻烦，需要借助SREC SPI Bootloader。

2021-12-02 | MicroBlaze, Vitis 2020.1, DDR3

Xilinx System Generator for DSP 纪事 - RTL 设计的生成

本篇博文是面向希望学习 Xilinx System Generator for DSP 入门知识的新手的系列博文第一讲。其中提供了有关执行下列操作的分步操作方法指南。

2021-12-01 | DSP, RTL

告别一芯独大，迎接多元数据中心架构

以CPU为中心的数据中心时代已经落下帷幕。业界已经证明，当今数据中心面临的挑战无法通过单一的工艺类型解决。在优化数据中心性能方面，FPGA、CPU和GPU都起着至关重要的作用

2021-12-01 | 数据中心, Alveo, 数据分析, 每日头条

Xilinx Adapt | 您有一份直播回放待查收

为期5周的Adapt-中国站作为Xilinx Adapt 2021的延伸，正持续在线上举行。最新回放集锦已新鲜出炉，干货满满，请速速查收！

2021-12-01 | Adapt

直播预告 | 开发者 - Vitis 与 AI 专场

本期主要介绍Vitis/ViTis AI的相关应用技巧和赛灵思应用商城的介绍，以及Versal AI引擎的资源和应用详解。

2021-12-01 | Vitis, AI技术

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer