FPGA 开发圈 | FPGA 社区

科技女性创客马拉松等你来报名

今天，赛灵思与 DFRobot 宣布启动“科技女性创客马拉松”，号召大中华区科技女性利用赛灵思 Pynq 开源框架构建物联网应用，将创新想法变为现实。本次创客马拉松采取团队形式。赛灵思将为参赛者需提供基于 Python 的 Pynq 开发板，用于构建物联网设计。Pynq 开发板兼具树莓派和 Arduino 的强大功能，以及赛灵思 FPGA 的快速、并行特性和可定制逻辑。

2021-09-01 | 科技女性, 创客, WIT, PYNQ

Xilinx 携手魔视智能助推汽车前视摄像头创新

赛灵思与魔视智能今日宣布，双方正合作推出一款面向汽车市场的解决方案。它将赛灵思车规级（ XA ） Zynq® 片上系统（ SoC ）平台与魔视智能的卷积神经网络（ CNN ）IP 相结合，专门用于前视摄像头系统的车辆感知与控制。

2021-09-01 | 魔视智能, 前视摄像头, 卷积神经网络

【在线培训】Xilinx Versal ACAP 快速入门开发

欢迎参加Xilinx官方授权培训提供商-依元素科技举办的在线培训活动，专注于Versal®ACAP平台开发！了解最新的 Xilinx Versal ACAP 平台及其组成模块，支持更灵活地实现系统加速；Versal独有的功能特性，如人工智能引擎（AIE）和片上网络(NoC)，将在Vitis统一软件工具流程中覆盖支持；

2021-09-01 | Versal-ACAP

Vitis DPU加速设计流程总结

本文对vitis设计流程进行总结

2021-08-31 | Vitis-AI, AI推理

Booting and Running Without External Memory - DDRLESS

在一些工业应用中不管出于成本还是功耗又或者集成难度可能不需要DDR，这些系统只需要很小的内存空间来存储和执行其应用程序，对于这些系统OCM可以满足其与存储器相关的需求。本文主要介绍在OCM空间不足时从flash执行应用程序时如何提高性能。

2021-08-31 | OCM, DDRLESS

Xilinx 2020.1 MIG核读写DDR3内存，新建工程时配置MIG核的完整步骤

本文以XC7A35TFGG484-2这款芯片为例，采用米联客FPGA开发板，用MIG核驱动DDR3内存。FPGA外接的晶振大小为50MHz，DDR3内存的驱动频率（ddr3_ck_p和ddr3_ck_n）为400MHz。选用的DDR3内存型号为MT41K128M16，内存容量为256MB。

2021-08-31 | MIG, DDR3

Versal™ 平台的系统级优势

了解Versal™ ACAP的系统级优势以及与基于可编程逻辑的竞争器件的比较性能。

2021-08-31 | WP539, Versal-ACAP

FPGA新手也能速成视觉AI应用　Kria SOM简化架构加速开发

现场可编程门阵列(FPGA)的功能逐年扩展，始终围绕着一个核心价值，那就是较其他嵌入式技术的灵活性与性能优势。毫无疑问，近年来FPGA最主流的趋势是整合嵌入式处理器和接口设备，让设计人员能够将合适的任务分配给合适的运算引擎。

2021-08-30 | KRIA, 视觉AI

机器人中的自适应计算 (v1.0)

利用ROS 2来实现FPGA的软件定义硬件。

2021-08-30 | WP537, 自适应计算, 软件定义

Vitis下运行DNNDK例程编译错误分析与解决

在Vitis下运行DNNDK例程时，（例程地址https://github.com/Xilinx/Vitis-In-Depth-Tutorial/blob/2020.1/Vitis_Plat...）运行到编译时，（20 Right click the hello_dpu project folder and select Build Project）一直出如下错误

2021-08-30 | Vitis, DNNDK

Dialog为Xilinx Kria K26自适应系统模块提供电源管理方案

Dialog半导体公司今天宣布扩大与赛灵思公司的合作。Dialog已获青睐为赛灵思的新型Kria自适应系统模块（SOM）提供电源管理方案，该模块面向智慧城市和智慧工厂中的视觉人工智能（AI）应用。

2021-08-30 | K26, 电源管理, KRIA

协处理器架构：一种用于快速原型开发的嵌入式系统架构

本文重点介绍分立式微控制器 (MCU) 和分立式现场可编程门阵列 (FPGA) 的组合，展示了这种架构如何适合高效和迭代的设计过程。利用研究资料、实证结果和案例研究，探讨这种架构的好处，并提供示范性的应用。读完本文，嵌入式系统设计者将对何时以及如何实现这种多功能硬件架构有个更好的理解

2021-08-27 | 协处理器架构, 嵌入式系统架构, Vivado HLS, CEPD

构建BittWare的数据包解析器，HLS与P4的实现对比

BittWare的SmartNIC Shell和BittWare的Loopback Example的功能之一是一个数据包解析器/分类器，它可以从数据包中提取协议字段。通过这篇白皮书，我们不仅要描述我们的Parser，还要解释如何使用HLS来构建和配置它，从而获得比使用P4语言更好的实现。

2021-08-27 | BittWare, P4, HLS

Vitis下Linux应用程序开发流程

Vitis统一软件平台将Xilinx各种软件统一，即支持Vitis嵌入式软件开发流程，又支持Vitis应用软件加速开发流程。本文介绍Vitis嵌入式软件中的linux应用程序开发流程。

2021-08-27 | Vitis, Linux应用

科通“一站式”平台助推汽车芯片应用落地

科通作为芯片产业的技术服务平台，与全球 50% 以上的高端芯片公司及众多国产芯片企业达成代理协议，连接上游百家以上的全球高端芯片供货商和下游数以万家的智能硬件公司，为他们提供芯片的应用设计方案和营销服务。近年来，凭借自身资源优势，科通基于自适应计算全球领导企业赛灵思公司的车规级高性能 Zynq®-7000 SoC 及 Zynq® UltraScale+ ™ MPSoC 系列芯片

2021-08-27 | 科通集团, 汽车芯片

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer