FPGA 开发圈 | FPGA 社区

【下载】AI 和 Xilinx 如何加速暗物质搜索

在 Xilinx FPGA 上集成 AI 推断和传感器预处理可实现 GPU 和 GPU 无法实现的性能

2019-06-20 | FPGA, AI技术, Xilinx

与调试 PCIe 链接训练相关问题的（第一部分）

在使用 PCI Express IP 进行设计时，如果在第一次尝试与链接伙伴建立链接时就非常顺利，那是非常不错的。但是，有时链接不会那么顺利。成功的 PCI Express 链接是来自两个不同供应商的产品相互兼容的结果。如果链接失败，问题有可能出在任何一方。

2019-06-20 | PCIe

关于P4编程语言的几个误区

近几年SDN之父Nick教授身体力行的开始改造OpenFlow，网络设备第一次和计算设备一样具有了可编程的能力。和OpenFlow刚刚面世一样，用于网络设备编程的P4编程语言也存在众多误解。本文的主要目的就是解惑P4编程语言的几个常见误区。

2019-06-20 | P4

Xilinx 7系列FPGA之SelectIO(3)——高级IO逻辑资源简介

本篇咱们来聊一聊高级的IO逻辑资源。所谓ISERDESE2模块，即Input serial-to-parallel converters。该模块的作用就是实现高速源同步输入数据的串并转换。所谓OSERDESE2模块，即output parallel-to-serial converters。该模块的作用就是实现高速源同步输出数据的并串转换。

2019-06-19 | 7系列FPGA, SelectIO

Proof of Life：Versal 诞生的证据

首先这将是一个由一系列视频所组成的连续剧，我们从看着第一颗芯片在台积电诞生，看着它坐上飞机，远渡重洋来到了硅谷，我们又跟着它的视角进入到了赛灵思的实验室......所有的工程师团队都围绕在它的身边，注视着它，直到它向世界说出它的第一句问候......

2019-06-19 | Versal ACAP, 赛灵思

业界第一颗 Versal ACAP 到达 Xilinx 之后发生了什么？

ACAP 是一种高度集成的多核异构计算平台，可在软硬件两个层面随时进行更改，从而动态地适应数据中心、汽车、5G 无线、有线以及国防市场的广泛应用与工作负载需求。

2019-06-19 | Versal ACAP, Xilinx

Xilinx 创下新里程碑，Versal ACAP 开始出货了！

自适应和智能计算的全球领先企业赛灵思公司今天宣布已开始面向参与公司“早期试用计划”的多家一线客户交付 Versal™ AI Core 和 Versal™ Prime 系列器件。Versal 是业界首款自适应计算加速平台（ACAP），这是一款具有革命性意义的新型异构计算器件，其功能远超传统的 CPU、GPU 和 FPGA。

2019-06-19 | Xilinx, Versal ACAP, 每日头条

【分享】Ubuntun 16.04系统，Python2和Python3不兼容，导致PetaLinux 2019.1 执行"petalinux-config", 失败。

作者：hankf，Xilinx Employee Ubuntun 16.04系统，PetaLinux 2019.1 执行"petalinux-config", 失败。 1. PetaLinux 2019.1 执行"petalinux-config", 失败。

2019-06-18 | python

Linux_GUI加速(2)——Linux中的DRM-KMS分析

本篇主要以Xilinx的xc7z010 的SOPC（zybo的开发板）为硬件平台，在以下几方面介绍：以zynq 7000的逻辑资源（PL）搭建CRTC/Encoder/Connector硬件模块，以HDMI输出接口为例，介绍各个模块的接口特性；会先给出DRM+KMS驱动框架下的主要模块，并针对上述硬件子模块分析对应的内核驱动部分；

2019-06-18 | GUI, Zynq-7000

【下载】CTAccel 图像处理 (CIP) 加速器

CTAccel 图像处理 (CIP) 加速器是一款基于 FPGA 的图像处理加速解决方案，可通过将计算负载从 CPU 转移至 FPGA，显著提高图像处理及图像分析的性能。CIP 强大的处理能力可为数据中心带来极大的优势，可将图像处理吞吐量提高 3-7 倍，将计算时延缩短 3 倍，并可将总体拥有成本降低 3 倍。

2019-06-18 | 图像处理, 加速器

为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深？

双口RAM的读写冲突问题在FPGA调试中经常遇到......在初学FPGA调试中，常常为了所谓的省事，在写代码设计仿真阶段就忽略了双口RAM的读写冲突问题，导致在FPGA上板调试中浪费大量的时间。本文就针对以往出现的双口RAM读写冲突问题展开讨论，希望能够给大家提个醒。

2019-06-18 | FPGA, RAM编写

【下载】Skreens 个性化流媒体视频引擎

Skreens 是一款个性化的流媒体视频引擎，可为广播、企业协作、游戏、安全和数字媒体等产业实现创新的视觉体验。

2019-06-17 | Skreens

ZYNQ开发（七）zynq AXI总线的简单介绍

AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。

2019-06-17 | Zynq

学会Zynq（10）lwIP简介

从本篇开始，将花大量篇幅介绍Zynq在裸机环境下以太网的使用。裸机时最方便的就是使用SDK已经集成了的lwIP 1.4.1库，我们将先了解lwIP的相关知识，然后再以实例的方式学习TCP、UDP的程序设计方法。

2019-06-17 | Zynq

【下载】自适应比特率视频转码解决方案

Xilinx、NGCodec 和 VYUSync 共同汇编了一款易于使用的高性能视频代码转换包，任何有 Ffmpeg 经验的人都可使用、评估。该解决方案可提供一个实时 H.264 至 HEVC 或 VP9 ABR 包，运行在采用 COTS PCIe 封装的高级 16nm UltraScale+ FPGA 上。

2019-06-14 | Alveo, Xilinx

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。