FPGA 开发圈 | FPGA 社区

不断演进的数据可视化 - 如何打造完美的工业4.0人机界面？

作者：Chetan Khona, 赛灵思工业物联网战略部上次你看屏幕是什么时候？好吧，这是个诡刁的问题，除非你从事造纸业，或者你名叫摩西 (以色列的先知和首领)并钟情于碑石上篆刻经文，否则你肯定现在就在使用屏幕。毫无疑问，当今时代，屏幕是无所不有、无处不在。同样，随着工厂、车辆和医院自动化水平的提高，屏幕成为实时监控的最佳途径。这些例子俯拾皆是,比如：医院患者监控器、操作人员面板上的异常提示... 阅读详情

2018-12-06 | 人机界面, 工业4.0

CANOpen 协议简要说明

CANopen是一种架构在控制局域网路（Controller Area Network, CAN）上的高层通讯协定，包括通讯子协定及设备子协定常在嵌入式系统中使用，也是工业控制常用到的一种现场总线。CANopen 实现了OSI模型中的网络层以上（包括网络层）的协定。CANopen 标准包括寻址方案、数个小的通讯子协定及由设备子协定所定义的应用层。 CANopen 支援网络管理、... 阅读详情

2018-12-05 | CANOpen

【视频】在支持 SDAccel 及 RTL 内核的 AWS F4 上进行开发 — 第4 部分

此培训视频介绍了如何开发、执行和分析在 AWS F1 上运行的加速应用。观看此视频，了解 SDAccel 执行模型和重要的 OpenCL API，分析和调试功能以及主机代码优化技术。

2018-12-05 | AWS-F4, SDAccel

PYNQ上手笔记（1） ——启动Pynq

作者：Mculover666 今天刚刚到手一块PYNQ-Z2，确认过眼神，是我想要的板子，话不多说，开干。 PYNQ项目是一个支持Xilinx Zynq器件的开源软件框架，目的在于借助Python降低Zynq嵌入式系统开发门槛，有丰富的组件：可编程逻辑的控制 Jupyter Notebook接口预安装的Python库网络/USB/UART接口要使用Pynq，需要Pynq... 阅读详情

2018-12-05 | PYNQ, PYNQ-Z2

Xilinx A7 芯片内部结构分析（1）—— CLB

一直以来，觉得自己关于FPGA方面，摸不到“低”——对底层架构认识不清，够不着“高”——没真正独立做过NB的应用，如高速、复杂协议或算法、神经网络加速等高大上的应用，所以能力和认识水平都处于中间水平。这段时间做时序优化，感觉心有余而力不足了，可能要触及手动布局布线了，打开Device布局图才开始有兴趣探究一些底层结构的东西。看吧，资源已经用了80%的A7 200芯片... 阅读详情

2018-12-05 |

【北京站】助力中小AI新创企业，2019 Xilinx AI 线下先行者计划系列活动报名开始了！！！

尊敬的客户：您好！在人工智能的浪潮中，依元素科技联合赛灵思、安富利以“聚焦人工智能，助力创新创业”为目标，凭借Xilinx行业领先的技术力量，2018年12月起在全国面向中小AI企业开展一系列的人工智能研讨会，希望帮助中小AI企业成就梦想、同时激发创新机遇。此次研讨会将会围绕主题云计算、边缘计算和人工智能等前沿问题进行探讨，着重介绍基于赛灵思FPGA平台在这些领域的最新发展方向和解决方案... 阅读详情

2018-12-05 | AI技术, 人工智能

PYNQ在ZCU102上的移植

在goggle上搜zcu102 pynq可以找到一些移植方法的信息 0. Prebuilt PYNQ移植ZCU102编译好的固件 1. 生成镜像 git clone $ git clone https://github.com/Xilinx/PYNQ.git $ cd PYNQ $ git checkout v2.3 $ git checkout -b vacajk_dev 检查依赖环境，... 阅读详情

2018-12-04 | PYNQ, ZCU102

【视频】在支持 SDAccel 及 RTL 内核的 AWS F3 上进行开发——第 3 部分

该培训视频涵盖了 SDAccel RTL 内核向导，并详细介绍了封装 RTL 设计、构建 FPGA 设计和生成 Amazon FPGA 映像（AFI）所涉及的步骤。

2018-12-04 | AWS-F3, SDAccel

Tractica：2025亚太地区AI市场将达到1360亿美元

与几年前相比，人工智能（AI）市场开始以更快的速度稳固其在现实世界的地位，尤其是初创企业和技术供应商急于创建针对利基解决方案和平台。根据Tractica的新数据，随着兼并和收购（M&A）活动的加剧，该行业正在迅速发展并关注重点领域。根据调查，AI市场的关键分支包括： Hyperscalers 专业服务提供商解决方案提供商，包括面向应用的解决方案提供商... 阅读详情

2018-12-04 | AI技术

ZYNQ+Vivado2015.2系列（八）ARM+FPGA的优势，PS控制PL产生需要的PWM波（基于AXI总线）

上一节我们观察了AXI总线的信号，了解了基于AXI总线读写的时序，这一节我们继续探索基于AXI总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。这次实验是产生频率和占空比可调的PWM（Pulse Width Modulation）信号，调用8次，产生8路PWM波，并用这些信号去控制8路LED灯，观察实验效果。后面会做一个比较。... 阅读详情

2018-12-04 | AXI总线, Vivado2015.2, ZC702

Vivado IP核调用

在开发PL时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。首先打开vivado2017.3新建一个RTL项目。点击Flow navigator的IP Catalog 选项，如下图所示：在搜索框中输入clock；如图；依次展开，找到clockingwizard；双击

2018-12-04 | IP核, Vivado2017.3

Xilinx FPGA的片上存储资源

一. 概述 Xilinx FPGA有三种可以用来做片上存储（RAM,ROM等等）的资源，第一个就是Flip Flop；第二种就是SLICEM里面LUT；第三种就是Block RAMs资源。在用Vivado建立工程的时候选择器件的时候就可以看到这些资源的多少。如下图所示。这里面的LUT资源是所有的LUT资源，包括SLICEL和SLICEM里面，... 阅读详情

2018-12-03 | Xilinx FPGA, 片上存储

逻辑电平之单端互连（5）

本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连，其余单端逻辑电平的互连可参考相关器件规范、电平规范。 1、TTL/CMOS互连常用的TTL和CMOS电平主要是5V TTL、5V CMOS、3.3VTTL、3.3V CMOS、3.3V/5V Tol（输入时3.3V逻辑电平，但是可以接受5V的信号输入）等，随着处理器电压越来越低，现在1.8V CMOS等低电压的逻辑电平也越来越普及了。... 阅读详情

2018-12-03 | 逻辑电平

【视频】在支持 SDAccel 及 RTL 内核的 AWS F2 上进行开发—— 第 2 部分

本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频，以了解 AWS FPGA 中的各个区域，了解AWS F1 Shell 并查看重要的性能注意事项。

2018-12-03 | AWS -F2, SDAccel

ZYNQ QNX开发——在ZedBoard上运行QNX

QNX版本：QNX6.6 宿主系统：Windows 交互系统：Debin 开发板：MIZ702 完全兼容ZedBoard 开发流程： 1、打开QNX Momentics IDE开发环境，File->QNX Source Package and BSP->Next->选择从官网下的BSP压缩包一路Next Finish。 2、在IDE左侧的工程目录下找到新导入的BSP文件... 阅读详情

2018-12-03 | QNX6.6, ZedBoard, Zynq

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。