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Basler VA | FPGA加速如何释放图像预处理潜能

judy 在 周五, 05/09/2025 - 09:43 提交

在工业检测领域，毫秒级的处理延迟可能意味着良率波动或产能损失。传统CPU架构受限于串行计算与数据传输瓶颈，而FPGA的并行计算能力正在打开实时图像处理的新维度。

智多晶 eSPI _Slave IP介绍

judy 在 周四, 05/08/2025 - 09:46 提交

eSPI总线具有低功耗、管脚数量少、高效的数据传输等优点，常用于与EC、BMC、SIO等外设的通信，是PC中CPU与这些外设通信的主流协议

不用官方EDA怎么开发FPGA？

judy 在 周四, 05/08/2025 - 09:35 提交

今天就介绍一个使用开源工具链来开发FPGA的方式。本文核心：开源 FPGA 工具链，例如 APIO、IceStrom、yosys OssCAD 等使用。


AMD Vivado™ Design Tool 综合中的门控时钟转换

judy 在 周四, 05/08/2025 - 09:09 提交

传统上，使用门控时钟是 ASIC 设计中降低系统功耗的常见方法。通过门控时钟，可在非必要时阻止整组寄存器的状态转换。

YunSDR通信小课堂-Versal Al Core专题(第45讲)

judy 在 周三, 05/07/2025 - 15:12 提交

AI Engine是一款高度优化的处理器，具有单指令多数据（SIMD）和超长指令字（VLIW）处理器，支持定点和浮点精度。

QDMA Subsystem for PCI Express v5.0 产品指南

judy 在 周三, 05/07/2025 - 09:53 提交

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

适用于 Versal 的 AMD Vivado

judy 在 周三, 05/07/2025 - 09:27 提交

Vivado 设计套件提供经过优化的设计流程，让传统 FPGA 开发人员能够加快完成 Versal 自适应 SoC 设计。

Vitis HLS技术合集
Vitis HLS（High-Level Synthesis）是 AMD 推出的面向 FPGA 的高层次综合工具，旨在通过 C、C++ 和 SystemC 等高级语言简化硬件设计流程。相较传统的 RTL 开发方式，Vitis HLS 极大提升了算法开发的效率与可重用性，加速了从原型设计到硬件部署的全过程。本合集系统梳理了 Vitis HLS 的核心原理、优化策略、指令用法、典型案例及与 Vivado/Vitis 平台的集成方法，帮助开发者快速掌握高性能硬件加速的设计技巧。无论你是算法工程师、嵌入式开发者，还是 FPGA 初学者，这套技术合集都将为你打开软硬协同开发的大门。

FPGA资源爆表了？10个RTL优化实战技巧

judy 在 周二, 05/06/2025 - 15:38 提交

做FPGA项目，最怕啥？资源爆表！Timing炸裂！布线卡死！今天我给大家总结10个实战级优化技巧，每条都有具体案例，助你从根源上搞定资源问题！


未来值得关注的网络安全趋势和技术

judy 在 周二, 05/06/2025 - 10:06 提交

在最新的安全研讨会上，莱迪思安全专家全面概述了CES、MWC、Embedded World和NVIDIA GTC等重大行业活动中出现的全球最新安全趋势