电源管理系列 - PS：电源域切换
judy 在 周一, 05/16/2022 - 11:14 提交
该视频介绍了电源域和电源状态的概念，以及如何在您的设计中使用 Ultra96 实现电源域切换。
All node
课时3：Vitis HLS设计流程（实例演示）——Vitis HLS教程
judy 在 周五, 05/13/2022 - 15:30 提交
本文我们通过一个具体的实例，演示HLS设计流程。
Vitis 2022.1 现已推出！
judy 在 周五, 05/13/2022 - 09:40 提交
Vitis 统一软件平台 2022.1现已推出！
Vivado ML 2022.1 现可支持 Versal Premium 器件
judy 在 周四, 05/12/2022 - 09:09 提交
Vivado® ML 2022.1 在 Vivado ML 标准安装中可支持 Versal Premium VP1202、VP1502、VP1702 和 VP1802 器件。
AMD助力Meta Connectivity Evenstar项目
judy 在 周四, 05/12/2022 - 08:47 提交
搭载赛灵思 Zynq RFSoC 架构的 Evenstar RU 使用相同的基础硬件即可提供能够满足广泛应用需求的灵活性，包括4G/5G、毫米波和 sub-6GHz。
课时2：Vitis HLS设计流程介绍——Vitis HLS教程
judy 在 周三, 05/11/2022 - 17:40 提交
传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证
电源管理系列 - PS：频率调整
judy 在 周三, 05/11/2022 - 10:33 提交
本视频描述了使用频率调整优化单位功率性能，以及频率调整方法及其权衡。
如何利用FIFO+ILA/VIO抓取SEM IP的串口log
judy 在 周二, 05/10/2022 - 11:17 提交
SEM IP在上板调试过程中有时会出现一些错误, 比如无法执行IP的插错纠错功能; 或者自身的初始化无法完成等等, 需要对SEM IP本身进行调试定位
FIFO读数据异常分析
judy 在 周二, 05/10/2022 - 09:44 提交
FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下
电源管理系列 - PS：PS Power Islands
judy 在 周一, 05/09/2022 - 09:41 提交
该视频介绍了 Power Islands 及其 API 的概念。