【视频】在 IPI 中创建 DAC 系统
judy 在 周二, 05/18/2021 - 15:08 提交
视频将分步说明如何使用 Vivado IP integrator 为 Zynq™ UltraScale+™ RFSoC 配置 RF Data Converter IP 中的 DAC。
All node
AnDAPT为Xilinx Zynq平台FPGA和SoC设备推出完整电源解决方案
judy 在 周二, 05/18/2021 - 10:49 提交
AnDAPT电源解决方案加速对包括工业、电机控制、可编程逻辑控制、物联网（IoT）、医疗、网络和数据中心设备在内的一系列工业和计算应用的供电技术开发。这些即用型参考设计提供了简单可靠的解决方案，在满足所有相关复杂性要求的同时，为整个Xilinx Zynq系列的FPGA/SoC供电。
100小时结伴进阶|Xilinx暑期学校开放报名
judy 在 周二, 05/18/2021 - 09:45 提交
备受同学们关注的年度活动-Xilinx暑期学校全新上线，正式开放报名了！2021年7月中旬我们将线下重聚，除了坚持100小时的实战训练外，我们还将：
引入全球PYNQHACK核心内容
线上线下结合，线下活动压缩为1周
统一安排住宿，更完整的结伴学习体验
助力Newtouch验证平台实现四次迭代，加速芯片应用市场持续升级
judy 在 周二, 05/18/2021 - 09:31 提交
近日，科通联手国内领先的软件外包服务提供商Newtouch(新致华桑)，基于赛灵思最大容量 FPGA芯片，成功推出第四代大规模原型验证系统 -- PHINEDesign平台 NE-VU19P-LSI，为最先进ASIC及SoC芯片原型认证和仿真提供了行业最高逻辑密度，从而加速物联网应用进程，推动芯片应用向前发展。
开发者分享 | 如何在 Versal 平台实现两个 PS I2C 控制器的回环
judy 在 周一, 05/17/2021 - 14:52 提交
I2C 总线的两根信号线 SCL 和 SDA 需要上拉才能正常工作，当板卡上没有合适的硬件设置或者没有合适的 I2Cslave 设备，我们就无法进行 I2C 软件测试。那么是否可以将两个 PSI2C 控制器通过 EMIO 接口互连起来呢？
Versal ACAP、APU - DSB 指令后可能会发生推测性 TLB 填充
judy 在 周一, 05/17/2021 - 10:39 提交
Arm 发行的白皮书 "Cache Speculation Side-channels"用于发现 "Spectre" 辅助通道。 白皮书指出，DSB SYS 和 ISB 的组合可防止随后的猜测。但是，对于在 DSB SYS + ISB 之后执行页面转换的单次加载、存储或其他内存操作，可推测在 DSB SYS + ISB 完成之前的初始查找中是否发生了 TLB 错误，并填充新的 TLB 条目。
【视频】Vitis HLS 工具概述
judy 在 周一, 05/17/2021 - 09:49 提交
本视频重点介绍了 Vitis™ 高层次综合工具的主要功能。
Zynq AXI-GP接口简介
judy 在 周一, 05/17/2021 - 09:32 提交
对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）。GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上。对于GP接口，通常使用他进行控制配置。
【工程师分享】使用 AXI performance monitors (APM)测试MPSoC DDR访问带宽
judy 在 周五, 05/14/2021 - 10:41 提交
MPSoC的DDR控制器的数据通道上集成了 AXI performance monitors (APM)。具体情况，可以参考Xilinx UG1085 (v2.2)中Chapter 15的“Figure 15‐1: PS Interconnect”或者Figure 17-1。
【视频】在 IPI 中创建 ADC 系统
judy 在 周五, 05/14/2021 - 10:32 提交
使用 Vivado IP integrator，在 RF Data Converter IP 中为 Zynq™UltraScale +™RFSoC 配置 ADC 的步骤。