干货！Verilog HDL初设计注意事项
demi 在 周二, 12/10/2019 - 11:30 提交
“要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，否则会事倍功半。”
All node
Python 中如何实现参数化测试？
demi 在 周二, 12/10/2019 - 09:33 提交
本文想针对测试中一种很常见的测试场景，即参数化测试，继续聊聊关于测试的话题，并尝试将这几个测试框架串联起来，做一个横向的比对，加深理解。
FPGA中加减乘除运算的注意问题
demi 在 周一, 12/09/2019 - 15:45 提交
在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）。
Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分
demi 在 周一, 12/09/2019 - 14:56 提交
有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。
在线等！Xilinx Vitis™ AI 专场培训即将开启 @厦门站
demi 在 周一, 12/09/2019 - 11:03 提交
1000 位软件工程师，五年精心打磨，把用户从繁杂的硬件专业知识中解放出来的Vitis究竟有多么强大？12月17日赛灵思Vitis专场培训-厦门站，将为您一一道来。
错过XDF？来VITIS 开源库深度研讨会@天津 FPT 2019 Workshop
demi 在 周一, 12/09/2019 - 10:13 提交
12月3-4日，Xilinx在举办了全球开发者大会，激发了近2000参会者的创新激情，现场还安排了大量的开发者上手实验。错过了大会怎么办？除了马上下载VITIS，访问Xilinx Github外，Xilinx还将在今年的FPT2019上与大家深度分享VITIS 开源加速库技术细节以及VITIS AI细节。
PCIE原理：PCIE是如何获取BUS number的？
demi 在 周五, 12/06/2019 - 14:18 提交
为支持ＩＤ路由，每个PCIE设备（端点和交换开关）中都应设置有贮存设备总线号和设备号的寄存器，复位时，该寄存器清０，每当设备在它的原级链路上检测到一个Type0配置写事务包时，它就从该TLP头标中的第８～９字节“捕获”它自己的总线号和设备号，并贮存入上述总线号和设备号寄存器。
FPGA复位的正确打开方式
demi 在 周五, 12/06/2019 - 13:39 提交
回想一下平时我们常用的复位方式：1.首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；2.最好有个复位的按键，在调试时按一下复位键就可以全局复位了；3.也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。
互联网广告推荐迎变革，雪湖科技联合赛灵思发布推荐算法解决方案
demi 在 周五, 12/06/2019 - 10:18 提交
12月3日，2019年 XDF-亚洲站在北京国家会议中心召开，在这场年度技术盛宴上，数以千计的技术工程师与专家会携广大合作伙伴、行业领导者集聚一堂，带来最新的技术解决方案与灵感洞察。
XDF 2019 | 赛灵思激发澎湃创新驱动力，携生态伙伴打造灵活应变万物智能世界
demi 在 周五, 12/06/2019 - 09:38 提交
为期两天赛灵思开发者大会（XDF）亚洲站于12 月 3 日在北京国家会议中心盛大开幕。作为 FPGA 领域最重磅的年度峰会，今年的 XDF-亚洲站空前火爆，吸引了近 2000 位国内外开发者与会，数十个全球生态合作伙伴将围绕数据中心、人工智能、软件开发等七大主题发表75场高质量专题分享......