zcu102（7）AXI_LITE实验
demi 在 周二, 09/10/2019 - 10:55 提交
从本文档开始将介绍PS和PL之间通过AXI总线互联。三种AXI总线协议为① AXI_LITE：性能较低的地址映射传输，一次只能传输4字节；② AXI_STREAM：高速流数据传输，无地址映射，不能直接与PS连接；③ AXI（又称AXI_FULL）：性能较高的地址映射传输。
All node
【视频】实时云视频转码的未来
demi 在 周一, 09/09/2019 - 16:27 提交
赛灵思视频加速技术研讨会上，讲师”Oliver Gunasekara"作演讲“实时云视频转码的未来”。
ZYNQ-双核通信
demi 在 周一, 09/09/2019 - 14:03 提交
今天，我们聊聊双核通信。双核通信的基础是已经建立好了双核工程，且配置完成。两个CPU之间传递数据，采用了共享内存，共享内存设置在OCM（On Chip Memory）内。
【vivado学习五】时序分析
demi 在 周一, 09/09/2019 - 13:37 提交
典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分组成，如图1所示形成了三条时钟路径：原时钟路径（Source Clock path）、数据时钟路径（Data path）、目的时钟路径（Destination Clock path）。
重温FPGA设计流程六：(纯Verilog实现数字钟)
demi 在 周一, 09/09/2019 - 12:04 提交
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1
Xilinx MIG IP核配置及仿真
demi 在 周一, 09/09/2019 - 10:06 提交
DDR对于做项目来说，是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。
【视频】基于 FPGA 异构计算快速构建高性能图片处理解决方案
demi 在 周五, 09/06/2019 - 17:26 提交
赛灵思视频加速技术研讨会上，讲师”樊平"作演讲“基于 FPGA 异构计算快速构建高性能图片处理解决方案”。
zynq裸核FSBL
demi 在 周五, 09/06/2019 - 16:41 提交
话不多说，进入今天的主题：生成zynq裸核启动文件。1、首先在vivado SDK中分别建立两个工程；2、配置Core1即从核中的BSP文件；3.配置Core0和Core1的DDR空间分配；4.建立FSBL文件，并配置main()文件；5.生成mcs文件和烧写mcs文件到QSPI Flash；6.完成操作将.MCS文件烧写进板子里
Python 内存分配时的小秘密
demi 在 周五, 09/06/2019 - 16:10 提交
Python 中的sys模块极为基础而重要，它主要提供了一些给解释器使用（或由它维护）的变量，以及一些与解释器强交互的函数。本文将会频繁地使用该模块的getsizeof()方法。
利用 UltraScale+ 器件中的 PCI Express Gen3 集成块内置解扰器模块解开 PIPE 接口包的神秘面纱
demi 在 周五, 09/06/2019 - 13:35 提交
PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时，能在 PCIe 链接上查看各个包会很有帮助。若要实现此目的，用户需拥有协议链接分析器。由于其成本较高，能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛，可对链接流量进行深入分析。