黑客来袭，保护医疗与工业资产迫在眉睫！
cathy 在 周五, 09/20/2019 - 12:18 提交
现在，黑客们正变得愈发“老练”，他们将攻击对象对准那些敏感的、存在潜在弱点的、复杂的目标，譬如医疗和工业网络。赛灵思医疗与工业物联网解决方案及Zynq® UltraScale+™ SoC平台，能够为医疗和工业设备提供亟需的防御系统，而这也正是医院与制造业工厂的大型网络不可或缺“操作技术”。
All node
学会Zynq（25）UART的基本使用方法
cathy 在 周五, 09/20/2019 - 12:06 提交
上文对Zynq中的UART控制器做了简单介绍。从本文开始将以实例的方式详细讲述UART的各种使用方法。本文是UART最基础的使用方法，每秒发送一个“hello world”，实现的功能与printf或xil_printf相同。但后面介绍UART更复杂特性的文章，都是在本文设计的基础上进行改动。
SDK程序设计
Vivado中配置Zynq时启用开发板提供的UART接口。SDK中user_uart.h文件代码如下：
ZYNQ进阶之路3--PL端UART 发送设计
demi 在 周四, 09/19/2019 - 13:55 提交
在ZYNQ进阶之路2中我们讲解了PL端PWM呼吸灯的设计，本节我们讲解PL端实现串口UART的发送设计。
上新：支持 Qorvo RF 前端的 Zynq UltraScale+ RFSoC 开发套件
demi 在 周四, 09/19/2019 - 11:45 提交
质的飞跃，英国 V-nova 描绘 Codec 世界新蓝图
demi 在 周四, 09/19/2019 - 10:14 提交
众多大规模视频服务运营商还在提供传统的 H.264 视频流，并通过通用 CPU 中进行编码。但是现在可以利用专用处理功能为视频编码效率带来质的提升，这些功能更适合像转码密集型应用。赛灵思 FPGA 上运行的 PERSEUS Plus 完全涵盖这些处理功能，可提供业界领先的压缩效率，从而显著改善大规模服务的编码密度，大幅度降低运营成本，并且提高体验质量 (QoE)。
让您的创新永不落伍：赛灵思开发者大会（XDF）报名开启！
demi 在 周四, 09/19/2019 - 09:26 提交
赛灵思开发者大会 ( Xilinx Developer Forum, XDF ) 2019 即将拉开帷幕！北京站报名通道现已开通！！
【下载】SDAccel 环境用户指南 (中文版)
demi 在 周三, 09/18/2019 - 15:50 提交
SDAccel™ 环境使用标准编程语言，提供开发和交付 FPGA 加速数据中心应用的框架。SDAccel 环境包括基于 Eclipse的综合开发环境 (IDE) 的熟悉的软件开发流程和能充分使用 FPGA 资源的架构最优化编译器。
vivado约束之时钟路径分析
demi 在 周三, 09/18/2019 - 15:22 提交
时序不满足约束，会导致以下问题：编译时间长的令人绝望；运行结果靠运气——时对时错。
zcu102（8）AXI_STREAM实现AXI_DMA
demi 在 周三, 09/18/2019 - 13:58 提交
AXI_STREAM的时序：AXI_STREAM接口一般用于大规模持续的无地址映射关系的流数据传输......
关于Verilog中的几种赋值语句
demi 在 周三, 09/18/2019 - 13:22 提交
连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，等价于门级描述，是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。