FPGA时序分析的几个重要参数（Tpd Tsu Thold Tco）
demi 在 周四, 11/14/2019 - 15:18 提交
传播延时，即I/O管脚输入到非寄存器输出延时。信号从任何一个I/O脚输入，通过一个宏单元内的组合逻辑后，从另一个管脚输出，所需要的时间。范围：5～12ns。
All node
PCIe基础知识
demi 在 周四, 11/14/2019 - 14:44 提交
随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。
研讨会报名：Alveo 定制架构计算研讨会 （杭州站）
demi 在 周四, 11/14/2019 - 11:27 提交
此次会议将全面阐述 HLS 的编程思想，分享 FPGA 在定制计算架构计算的前沿研究与应用实践，并研讨开源硬件设计的启示。
FPGA基础设计：Verilog数据类型和表达式
demi 在 周三, 11/13/2019 - 15:50 提交
Verilog HDL中数据类型的作用是表示硬件中的数据存储和传输，总体上数据类型可以分为两类，代表不同的赋值方式和硬件结构。
驱动无处不在的连接，Xilinx Alveo U50 摘取全球电子成就奖
demi 在 周三, 11/13/2019 - 13:59 提交
近日，由全球电子技术领域知名媒体集团ASPENCORE主办的“2019全球CEO峰会”在深圳盛大举行，赛灵思大中华区销售副总裁唐晓蕾出席了此次峰会的压轴环节——圆桌论坛，与其他业界重磅嘉宾一起以“无处不在的连接”为主题，共同探讨全球连接趋势为工业和消费市场带来的机遇与挑战，以及如何让连接变得智慧且“有灵魂”。
号外号外：Xilinx 统一软件平台 Vitis 正式开放下载！
demi 在 周三, 11/13/2019 - 09:39 提交
重磅消息：Vitis 统一软件平台与优化开源库即日起正式开放免费下载了！
Xilinx 为驾驶员辅助系统和自动驾驶推出全球最高性能自适应器件
demi 在 周三, 11/13/2019 - 09:21 提交
赛灵思公司（Xilinx）推出了两款赛灵思汽车级（XA）新器件 Zynq® UltraScale+™ MPSoC 7EV 和 11EG，进一步丰富其汽车级 16nm 产品系列。
学习笔记2：Xilinx FPGA的结构和分类
demi 在 周二, 11/12/2019 - 14:48 提交
目前主流的FPGA都采用基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。
【下载】Libmetal和OpenAMP用户指南
demi 在 周二, 11/12/2019 - 14:27 提交
本用户指南介绍了如何开发一种方法以在Xilinx®Zynq®和Zynq UltraScale +™MPSoC平台上的多个处理器之间实现通信。
四位学术大咖坐镇XDF2019北京站
demi 在 周二, 11/12/2019 - 10:43 提交
赛灵思2019年度的最大活动：赛灵思开发者大会（Xilinx Developer Forum, XDF）即将拉开帷幕。北京站的学术大咖现在隆重揭晓：