All node

Xilinx Srio详解&IP核使用

demi 在 周三, 09/18/2019 - 11:08 提交

RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。

位宽不足时数据溢出导致系统“假性卡死”问题分析

demi 在 周二, 09/17/2019 - 15:53 提交

一次常规调试中发现上电后交换机多个口同时打流会导致卡死的现象，最后一步步分析问题出现的原因是位宽不够导致的溢出。

单口RAM、双口RAM、FIFO三者的关系

demi 在 周二, 09/17/2019 - 10:13 提交

单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行；而双口有两组数据线与地址线，读写可同时进行；FIFO读写可同时进行，可以看作是双口；

FPGA设计的几种常用基本时序路径

demi 在 周二, 09/17/2019 - 10:10 提交

在高速的同步电路设计中，时序决定了一切，要求所有时序路径都必须在约束限制的时钟周期内，这成为设计人员最大的难题，因此，首先确定和分析基本时序路径有助于设计者快速，准确地计算时序裕量，使系统稳定工作，XILINX公司提倡的几种常用基本路径。

【视频】Xilinx：加速视频及图像处理

demi 在 周二, 09/17/2019 - 09:28 提交

赛灵思视频加速技术研讨会上，讲师”Sean Gardner"作演讲“加速视频及图像处理”。

ZYNQ进阶之路2-PL端PWM输出呼吸灯设计

demi 在 周一, 09/16/2019 - 13:54 提交

在 ZYNQ进阶之路1 中我们讲解了PL端LED流水灯的工程的建立，编码，综合和下载！本节主题，PL端PWM输出设计，讲解怎么用ZYNQ PL端简单实现2通道PWM波输出，其中工程创建过程以及综合生成bit文件过程不再累述！

重温FPGA设计流程七：(纯Verilog实现数字频率计)

demi 在 周一, 09/16/2019 - 13:48 提交

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

详解Python拼接字符串的七种方式

demi 在 周一, 09/16/2019 - 11:15 提交

忘了在哪看到一位编程大牛调侃，他说程序员每天就做两件事，其中之一就是处理字符串。相信不少同学会有同感。几乎任何一种编程语言，都把字符串列为最基础和不可或缺的数据类型。而拼接字符串是必备的一种技能。今天，我跟大家一起来学习Python拼接字符串的七种方式。

Xilinx AI 方案与资源更新一览（二）

demi 在 周一, 09/16/2019 - 10:33 提交

接上文：Xilinx AI 方案与资源更新一览（一） 全新成功案例——百度将赛灵思 ZU5 用于 Apollo ACU Advanced，百度在 2019 年 7 月于北京举办的年度 AI 开发者大会上推出用于自动代客泊车 (AVP) 的 Apollo ACU Advanced。

【视频】高效视频处理与 AI 融合架构

demi 在 周四, 09/12/2019 - 14:14 提交

赛灵思视频加速技术研讨会上，讲师”廖玉峰"作演讲“高效视频处理与 AI 融合架构”。