基于FPGA硬件的网络设计
demi 在 周二, 11/12/2019 - 09:46 提交
一般基于FPGA的网络加速设计都会强调模型被压缩了多少以及FPGA上可以跑得多快，却很少集中于去改善精度。
All node
Python 中 -m 的典型用法、原理解析与发展演变
demi 在 周一, 11/11/2019 - 16:42 提交
本文想要聊聊比较特殊的“-m”选项：关于它的典型用法、原理解析与发展演变的过程。
FPGA图像处理（4）基础功能：二维卷积滤波
demi 在 周一, 11/11/2019 - 15:27 提交
二维卷积是常用的图像处理算法，即图像滑窗内的并行数据按滑窗内的坐标与卷积核函数对应坐标的参数相乘后，将所有乘法积值相加得到卷积滤波结果。
【视频】利用 Xilinx Vitis 加速 AI 摄像头开发
demi 在 周一, 11/11/2019 - 10:30 提交
卷积神经网络 (CNN) 推断计算成本极高，每次推断都需要数十亿次运算。此外，许多关键应用还需要极低的时延，而且还必须支持极高的帧速率。 鉴于这些限制以及对不足 10W 功耗、高可靠性、安全性和长时间产品使用寿命的需求，我们怎样才能设计出能够提供所需 ML 推断性能的集成式摄像头？
详解普通时序系统数据传输过程
demi 在 周一, 11/11/2019 - 09:46 提交
所谓普通时序系统（共同时钟系统）就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供。
Xilinx RAM IP核的使用
demi 在 周五, 11/08/2019 - 16:36 提交
RAM和ROM也是类似的，由于这也是常用的IP核，所有完全有必要在这里记录一下，以后用到了实际后，再补充到实际工程中。随机存储器（RAM），它可以随时从任一指定地址读出数据，也可以随时把数据写入任何指定的存储单元，且读写的速度与存储单元在存储芯片的位置无关。
【下载】利用千兆位收发器和相关PLL中的功能来替代VCXO电路
demi 在 周五, 11/08/2019 - 13:36 提交
本应用笔记提供了一种系统，该系统旨在通过利用千兆位收发器和相关PLL中的功能来替代外部压控晶体振荡器（VCXO）电路。
FPGA基础设计：Verilog常数赋值、字符串、标识符
demi 在 周五, 11/08/2019 - 10:53 提交
按照Verilog 2005的标准：0-9、a-f、z、x称作数字位（digit）；表示数字正负的’+‘和’-‘视作一元操作符（unary operator）；常说的二进制、八进制、十进制、十六进制称作数字的基（base）；其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式（base format）字符；表示常数的bit数称作size。
如何写出时序收敛的代码
demi 在 周五, 11/08/2019 - 09:34 提交
硬件描述语言（verilog，systemVerilog，VHDL等）不同于软件语言（C，C++等）的一点就是，代码对应于硬件实现，不同的代码风格影响硬件的实现效果。好的代码风格能让硬件“跑得更快”，而一个坏的代码风格则给后续时序收敛造成很大负担。
学习笔记：xilinx fpga设计流程
demi 在 周四, 11/07/2019 - 14:29 提交
输入设计：通过文本编辑器（.v文件），或者核生成器、或者原理图输入一个设计（.v文件）