Xilinx MIG IP核配置及仿真
demi 在 周一, 09/09/2019 - 10:06 提交
DDR对于做项目来说，是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。
All node
【视频】基于 FPGA 异构计算快速构建高性能图片处理解决方案
demi 在 周五, 09/06/2019 - 17:26 提交
赛灵思视频加速技术研讨会上，讲师”樊平"作演讲“基于 FPGA 异构计算快速构建高性能图片处理解决方案”。
zynq裸核FSBL
demi 在 周五, 09/06/2019 - 16:41 提交
话不多说，进入今天的主题：生成zynq裸核启动文件。1、首先在vivado SDK中分别建立两个工程；2、配置Core1即从核中的BSP文件；3.配置Core0和Core1的DDR空间分配；4.建立FSBL文件，并配置main()文件；5.生成mcs文件和烧写mcs文件到QSPI Flash；6.完成操作将.MCS文件烧写进板子里
Python 内存分配时的小秘密
demi 在 周五, 09/06/2019 - 16:10 提交
Python 中的sys模块极为基础而重要，它主要提供了一些给解释器使用（或由它维护）的变量，以及一些与解释器强交互的函数。本文将会频繁地使用该模块的getsizeof()方法。
利用 UltraScale+ 器件中的 PCI Express Gen3 集成块内置解扰器模块解开 PIPE 接口包的神秘面纱
demi 在 周五, 09/06/2019 - 13:35 提交
PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时，能在 PCIe 链接上查看各个包会很有帮助。若要实现此目的，用户需拥有协议链接分析器。由于其成本较高，能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛，可对链接流量进行深入分析。
zcu102（6）AXI_TIMER精确计时
demi 在 周五, 09/06/2019 - 12:35 提交
axi_timer模块即为PS可以访问的PL计数器，通过计数值以及接入axi_timer的计数时钟周期，可以在PS内取得比较精确的计时。axi_timer有2种使用方式，一种是作为计数器使用，另一种是作为定时器使用。
学会Zynq（23）XADC报警功能与中断使用示例
cathy 在 周四, 09/05/2019 - 10:56 提交
上篇中我们简单了解了XADC和其基本使用方法，本文我们将学习XADC的报警功能和中断的使用方法。程序中我们设置温度和VCCPAUX的上、下报警阈值。当超出这个范围时，便进入中断进行报警提示。
三重大礼庆中秋 —— 挑战边缘计算应用加速，Ultra96 开发板免费拿！活动报名
cathy 在 周四, 09/05/2019 - 10:45 提交
时令中秋，举国欢庆！
别人送大闸蟹，我们送开发板！！
[干货]手把手教你用Zedboard学习Linux移植和驱动开发
demi 在 周四, 09/05/2019 - 10:40 提交
部分硬件设计中需要CPU完成对电路寄存器的配置，为了完成Zedboard对FPGA上部分寄存器的配置功能，可以在PS单元（处理器系统）上运行裸机程序（无操作系统支持）完成和PL单元（FPGA部分）的数据交互功能，此时PS单元更像单片机开发；另一种方法是PS单元运行Linux操作系统，通过驱动程序和应用程序......
研讨会回放 | 医疗设备开发中如何把控和实现风险管理？
cathy 在 周四, 09/05/2019 - 10:27 提交
本次研讨会将为所有医疗设备的架构师和设计人员介绍一种可适用于所有工业自动化，以及其他高可靠性应用的功能安全策略和网络安全方法，同时还将介绍赛灵思的方案是如何应用于基于风险管理的意料设备设计流程中的，从而帮助客户创建更稳健的设计，加快上市时间。