开启 5G NR 海量连接时代，第二代 Xilinx 单芯片射频平台现已量产
demi 在 周四, 09/12/2019 - 10:01 提交
第二代 Zynq UltraScale+ RFSoC 器件现已量产！！屡获殊荣的赛灵思 Zynq® UltraScale+™ RFSoC，将高性能数据转换器集成于一个硬件可编程的 SoC 上，是面向 5G 海量 MIMO 的业界唯一自适应单芯片射频平台。第二代器件现已全面量产，可立即支持最新 5G 应用。
All node
AXI总线协议时序
demi 在 周三, 09/11/2019 - 16:27 提交
由于ZYNQ架构和常用接口IP核经常出现 AXI协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序，方便编程。
ZYNQ进阶之路1--PL流水灯设计
demi 在 周三, 09/11/2019 - 15:03 提交
xilinx ZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合，有低功耗和低成本等系统优势，可以实现无与伦比的系统性能、灵活性和可扩展性，同时可以加速产品的上市进程。与传统的SoC处理解决方案不同，ZYNQ-7000器件的灵活可编程逻辑能实现优化与差异化功能，使设计人员可以根据大部分应用的要求添加外设和加速器。
FPGA的RTL级几种状态控制的分析总结
demi 在 周三, 09/11/2019 - 10:32 提交
外部触发信号到来后，执行若干步骤，步骤由计数器控制。（这里的计数器可计数为0-127）。故触发信号高电平使能计数器使能信号(用组合逻辑实现)。仅计数器记到127后，或者复位信号到来，计数器使能归0.使能一旦归零，计数器恢复0。
【视频】Codec 世界的新蓝图
demi 在 周三, 09/11/2019 - 10:07 提交
赛灵思视频加速技术研讨会上，讲师”Fabio Murra"作演讲“Codec 世界的新蓝图”。
一文读懂视频编解码原理
demi 在 周二, 09/10/2019 - 17:41 提交
谈到视频的编解码，我们会自然地想到H.264、HEVC/H.265这些权威的视频编解码标准；谈到标准，有人觉得这个是有专门机构去研究的，我们关心应用就好；即使有兴趣读了标准和相关技术，面对更多的是各种数学公式和术语，如协方差、傅立叶变换、高频、滤波等等，需要花更多时间去理解。
聊聊 Python 的内置电池
demi 在 周二, 09/10/2019 - 17:10 提交
最近，我突然想到一个问题：相比其它语言，有哪些概念或习惯叫法是 Python 特有的？在朋友圈提出这个问题后，我得到最多的回复是——Pythonic 。这个回复一点都不意外，名字中自带 Python 的，当然是特有的啦，与它相似的，还有 Pythonista 。
搞大事儿：一线产品经理亲自解读有史以来世界最大 FPGA
demi 在 周二, 09/10/2019 - 14:19 提交
在当今热门的人工智能（AI）、5G、自动驾驶和超大规模数据中心应用领域，我们看到的一大市场趋势。就是越来越多的 ASIC 和 SoC 设计开始启动。在这些应用中，整个开发系统，随着新的芯片架构和集成软件不断更新换代变得越来越复杂......
Xilinx zynqMP开发基本步骤
demi 在 周二, 09/10/2019 - 11:21 提交
使用Vivado 工具生成 .hdf文件，比如ZU9_cpu.hdf；使用SDK工具生成FSBL。FSBL的作用主要是初始化PLL，DDR，MIO管脚分配，烧写FPGA，运行uboot等。核心代码代码位于psu_init.c中。
zcu102（7）AXI_LITE实验
demi 在 周二, 09/10/2019 - 10:55 提交
从本文档开始将介绍PS和PL之间通过AXI总线互联。三种AXI总线协议为① AXI_LITE：性能较低的地址映射传输，一次只能传输4字节；② AXI_STREAM：高速流数据传输，无地址映射，不能直接与PS连接；③ AXI（又称AXI_FULL）：性能较高的地址映射传输。