那些年我们学过的数模电...
judy 在 周二, 11/06/2018 - 10:26 提交
作者：做但不能忘思考 ，来源：FPGA2嵌入式
0. 概述
All node
Vivado FIR滤波器设计与仿真（二）
匿名 在 周二, 11/06/2018 - 02:34 提交
在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定。
Verilog HDL入门思路梳理
judy 在 周一, 11/05/2018 - 17:24 提交
一. 概述
Verilog HDL不同于我们学过的C，Python等软件设计语言；Verilog是一门硬件描述语言。这里有两个关键词：硬件，描述。
硬件：表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL
IDC对全球IT市场十大预测：逾60%全球GDP数字化
judy 在 周一, 11/05/2018 - 10:22 提交
据《福布斯》北京时间11月5日报道，市场研究公司IDC发表报告称，鉴于竞争对手和产业都在向数字化转型，如果企业不能快速向数字化转型，到2022年，它们逾三分之二的目标市场会消失。以下是它对2019年IT产业的十大预测：
预测1：数字化的经济。到2022年，逾60%的全球GDP将都是数字化的，推动2019-2022年期间与IT相关的投资将达到约7万亿美元。
Xilinx 灵活应变的深度学习方案助力研华物联网共创峰会
judy 在 周一, 11/05/2018 - 09:21 提交
11月1日-2日，研华公司在苏州举办的首届研华物联网共创峰会圆满结束，超过五千位来自全球的研华客户、合作伙伴参与了此次盛会。作为工业物联网、智慧工厂、城市、医疗、能源等领域的重要芯片提供商， 赛灵思公司应邀参加了此次大会，通过演讲和演示， 突出展示了赛灵思致力于打造灵活应变、万物智能世界的深度学习解决方案。
佰才邦携手赛灵思于第一届进博会展示5G系留式无人机高空基站
judy 在 周一, 11/05/2018 - 09:10 提交
2018年11月5日，佰才邦携手赛灵思（Xilinx）在第一届中国国际进口博览会中展示了全球首款基于5G基站的5G系留式无人机高空基站。该产品采用大负载能力的系留式无人机作为飞行平台，携带基于赛灵思MPSOC系列芯片的大功率5G RRU，可在15分钟内飞行到200米高空，完成5G应急通信网络的快速部署。
Xilinx ZYNQ 7000+Vivado2015.2系列（二）之奇数分频和逻辑分析仪（ILA）的使用
judy 在 周五, 11/02/2018 - 17:10 提交
前言：
偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。
奇数分频如何得到呢？
第一部分 奇数分频
奇数分频方法：
的卢深视：共同推进三维人脸识别落地
judy 在 周五, 11/02/2018 - 10:29 提交
赛灵思开发者大会( Xilinx Developer Forum)于2018年10月16日在北京举行，近1300名开发者、合作伙伴及AI科技公司共聚北京。华为、阿里云、浪潮、的卢深视等国内领先科技企业共同分享了利用赛灵思FPGA技术在数据中心、自动驾驶、人脸识别等领域加速中国创新应用的诸多成就。
FPGA设计千兆以太网MAC（3）——数据缓存及位宽转换模块设计与验证
judy 在 周五, 11/02/2018 - 10:08 提交
本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构，在用户侧需要位宽转换及数据缓存。本文以TX方向为例，设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包，用户根据需求改动即可。
Vivado HLS 接口综合
judy 在 周五, 11/02/2018 - 09:07 提交
Vivado HLS中常见的接口类型有：
1. ap_none
默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的wire类型。
2. ap_stable