ZYNQ EMIO使用及可重用封装
judy 在 周四, 11/08/2018 - 14:48 提交
为了快速实现算法板级验证，PC端需要通过JTAG或以太网与FPGA形成通路。最简单便捷的方案是利用协议栈芯片，用户可以无视底层，利用简单的SPI协议读写寄存器实现复杂的TCP UDP等网络协议。当然带宽会受限于SPI接口有效速率，本文采用芯片为W5500，支持10M/100M自适应，其理论值高达80Mbps，基本达到算法验证的要求。
All node
Vivado HLS 图像的获取
judy 在 周四, 11/08/2018 - 14:16 提交
作者： OpenSLee，来源：FPGA开源工作室
1. 背景知识
使用XDMA实现PCIE映射AXI-Lite对VDMA进行配置
judy 在 周四, 11/08/2018 - 11:01 提交
在Xilinx提供的很多ip如VDMA ，OSD，Mixer，TPG等等，在使用前都需要进行配置，配置接口往往是AXI-Lite接口，正常情况下我们一般自己编写配置逻辑或者通过MB/ZYNQ等对IP进行配置，如果在我们使用到XDMA的同时也使用到需要AXI-Lite配置的ip的话，那么有一种新的方法可以对这类型IP进行配置。
Silexica发布多核软件开发工具SLX的最新版本，FPGA和C/C++功能得到大幅增强
judy 在 周四, 11/08/2018 - 10:00 提交
2018年10月23日 - Silexica发布了多核软件开发工具SLX的最新版本，新版的FPGA和C/C++功能得到大幅增强。SLX工具是目前业界首款用于FPGA的工具，该软件全面支持Xilinx的SDSoC开发环境，在进入高阶综合(High-Level Synthesis,HLS)之前即可进行软硬件开发探索，保证HLS的进行过程更加精确高效。
Vivado工程经验与时序收敛技巧
judy 在 周四, 11/08/2018 - 08:57 提交
FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档UG903和UG949，这是最重要的参考资料，没有之一。它提倡要在设计的早期阶段就要排除问题，越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。
Xilinx CEO 将出席深圳全球 CEO 峰会
judy 在 周三, 11/07/2018 - 11:55 提交
2018年11月8日，赛灵思公司CEO，Victor Peng 确认出席由 Aspencore 在深圳举办的全球 CEO 峰会，并将带来主题演讲，与参会者探讨人工智能兴起带来的机遇和挑战，分析后摩尔定律时代新的计算模式，并分享赛灵思重大的行业突破和最新产品将如何加速 AI 和各种创新。
Pinnacle Imaging Systems和安森美半导体合作推出新的HDR监控方案，采用Xilinx技术扩展高动态范围视频的界限
judy 在 周三, 11/07/2018 - 10:54 提交
在真实情况的测试下，新的方案捕获和色调映射高对比度场景达120 dB或20 EV，全是全高清1080 p 30 fps实时输出
从配角走向主流，一家34岁的老牌芯片公司还存在多少可
judy 在 周三, 11/07/2018 - 10:53 提交
作者：四月，来源：机器之能
对于一家已经成立34年的老牌芯片公司而言，未来还将存在多少可能性？尤其当曾经并肩作战的“老战友”都逐一被巨头收编之后。
回答或许多是中规中矩的“平稳发展”、“逐步增长”，亦或者“被收购”……
Xilinx ZYNQ 7000+Vivado2015.2系列（三）之HelloWorld实验（最小系统）（纯PS）
judy 在 周三, 11/07/2018 - 08:52 提交
前言：
使用的板子是zc702。用Vivado的IP核搭建最小系统，包括ARM核（CPU xc7z020），DDR3（4×256M），一个UART串口（Mini USB转串口），纯PS，通过串口打印出HelloWorld，工程虽小，五脏俱全，算是一种朝圣。配置要和板子对应，大家注意修改。
操作步骤：
硬件部分
高能效比的加速解决方案——华为FX系列FPGA加速卡
judy 在 周二, 11/06/2018 - 17:50 提交
2018年10月16日，华为在赛灵思开发者论坛( XDF)上与赛灵思联合发布了FX系列FPGA加速卡，为基因测序、视频编码、图片处理、数据压缩等业务提供了高能效比的加速解决方案。