独家专访：华裔CEO临危受命,Xilinx 10亿美元大杀器搏命英特尔/英伟达
judy 在 周一, 11/12/2018 - 16:07 提交
他是技术出身的华人CEO兼总裁；他是被Xilinx董事长称为公司过去十年创新的规划者，他是笑傲数十重量级高竞争对手的勇者，他想重新定义FPGA的未来！
为了抗衡英特尔和英伟达，数年磨一剑的秘密武器悄然出鞘。超过10亿美元研发投入，1500人历经5年的智慧结晶，台积电最先进7纳米工艺支持。
All node
xilinx zynq RapidIO系统配置
judy 在 周一, 11/12/2018 - 16:03 提交
参考
书籍《RapidIO The Embedded System Interconnect》
xilinx手册pg007《Serial RapidIO Gen2 Endpoint v4.1 LogiCORE IP Product Guide》
Zynq-Linux移植学习笔记之14-RapidIO驱动开发
嵌入式工程师如何用好GitHub
judy 在 周一, 11/12/2018 - 11:01 提交
这年头GitHub可谓是程序员必备交友技能。毫无疑问GitHub现在已经是全球最大的开源社区了，也常常被人戏称为“全球最大同性交友平台”。
你可以在这里follow各种开源社区的技术大牛，学习到各种各样的开源技术和开源项目。
那么作为一个嵌入式工程师，我们应该如何用好GitHub呢？GitHub可以用来做些什么好玩有意思的事情呢？
Python这么火，编码风格不可不知！
judy 在 周一, 11/12/2018 - 10:02 提交
分号
Tip
不要在行尾加分号, 也不要用分号将两条命令放在同一行。
行长度
Tip
每行不超过80个字符
例外:
1. 长的导入模块语句
2. 注释里的URL
不要使用反斜杠连接行。
借助vivado来学习FPGA配置模式
judy 在 周一, 11/12/2018 - 09:40 提交
DA（Vivado）软件可以很好的帮助我们更好的去学习FPGA相关知识，例如：
赛灵思总裁兼CEO Victor Peng 荣膺 ASPENCORE全球电子成就奖之年度创新人物奖
judy 在 周五, 11/09/2018 - 15:47 提交
赛灵思公司全球总裁兼 CEO Victor Peng 荣膺2018 年年度创新人物奖。 图一为Aspencore 亚太区负责人张毓波 （Yorbe） 先生为Victor 颁发奖杯
赛灵思 Zynq UltraScale+ RFSoC 荣膺处理器/DSP/FPGA 类最佳产品奖
利用以太网为工业市场供电
judy 在 周五, 11/09/2018 - 15:46 提交
作者：Matt Chevrier，德州仪器
为工业以太网器件供电需要解决工业以太网和工业应用的几个特定问题。
标准以太网与工业以太网之间最大的区别在于拓扑结构，如图1所示。标准以太网为星形拓扑，而工业以太网则包含线形、树形和环形等多种不同的拓扑结构。
【视频】了解SDSoC工具流程
judy 在 周五, 11/09/2018 - 10:44 提交
详解 SDSoC 集成式开发环境 (IDE) 的完整开发流程。
Xilinx ZYNQ平台下构建Linux + Xenomai实时操作系统
judy 在 周五, 11/09/2018 - 09:43 提交
作者：Huster-ty
Xilinx ZYNQ 7000+Vivado2015.2系列（四）之GPIO的三种方式：MIO、EMIO、AXI_GPIO
judy 在 周五, 11/09/2018 - 09:02 提交
前言：
ZYNQ 7000有三种GPIO：MIO，EMIO，AXI_GPIO
MIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；AXI_GPIO是封装好的IP核，PS通过M_AXI_GPIO接口控制PL部分实现IO，使用时消耗管脚资源和逻辑资源。