打开vivado看到的是乱码？别着急，一个程序批量搞定！
匿名 在 周三, 06/26/2024 - 09:03 提交
vivado打开工程，可能发现verilog代码中的中文注释竟然是乱码，这大概率上是vivado的默认编码格式和你工程文件的编码格式不同导致的。
All node
一种集成FPGA和DSP芯粒的异构系统级封装
judy 在 周二, 06/25/2024 - 15:41 提交
将多个异构芯粒集成在一起进行封装是一种具有广阔前景且成本效益高的策略，它能够构建出既灵活又可扩展的系统，并且能有效加速多样化的工作负载
通信系统中常见的中射频设计方案
judy 在 周二, 06/25/2024 - 15:19 提交
根据通信系统的发展过程，本文将介绍几种常见的中射频设计方案。
Primemas在Chiplet上选用Achronix eFPGA IP
judy 在 周二, 06/25/2024 - 09:35 提交
Primemas为Primemas Hublet选择了Achronix的Speedcore™ eFPGA IP，以支持需要可编程性和测试能力的组织。
第五代 AMD EPYC 处理器将于 2024 年下半年上市
judy 在 周二, 06/25/2024 - 09:20 提交
基于“Zen 5”核心的第五代 AMD EPYC 处理器最多支持192个核心和384个线程，拥有13个采用3nm和6nm工艺技术制造的小芯片。
Xilsecure library里的ECDSA驱动与openssl兼容性测试
judy 在 周一, 06/24/2024 - 11:47 提交
Versal器件里包含多种加密引擎，包括SHA-3/384 engine、AES-GCM engine、RSA engine和ECC engine。
Xilinx SSI白皮书
judy 在 周一, 06/24/2024 - 11:18 提交
随着 FPGA 在系统设计中的作用越来越重要，设计也越来越大、越来越复杂，需要更高的逻辑容量和更多的片上资源
加法进位链的手动约束
judy 在 周一, 06/24/2024 - 11:04 提交
在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
5G-A首个版本标准冻结
judy 在 周一, 06/24/2024 - 10:43 提交
在上海举行的3GPPRAN(无线接入网络项目)第104次会议上，3GPP Release18(R18)标准被正式冻结
如何在Kria SOM板卡上运行lwip echo server application
judy 在 周五, 06/21/2024 - 15:52 提交
Vitis里有一些基于lwip的样板网络应用，比如lwip echo server。通常我们可以在vitis里基于开发板的平台生成lwip echo serverapplication