judy的博客

如果说要在AXI、AXI-Lite、AXI-Stream中选一种最喜欢的类型，我选择Stream总线，因为这是最简单的类型，而且使用起来非常方便，五个通道就剩数据传输，就像网络通信中的TCP与UDP，UDP用起来更简洁。

本章将着重讲述PCIe物理层组成与操作，物理层位于数据链路层之下，可产生PLP包（Physical Layer Packet）进行管理。

在ZYNQ的地址分配中，可以将每一个Slave接口定义为一个存储器映射，其由一个或多个地址块（目前只遇到过一个地址块），存储区和子空间映射元素组成，可以通过从属接口访问存储器映射

本例程主要使用Vivado 调用ROM IP核，用含有正弦曲线的.coe文件初始化ROM，最终通过仿真实现波形的显示。

fifo是FPGA中使用最为频繁的IP核之一，可以通过软件自动生成，也可以自主编写。下面介绍vivado的fifo生成步骤

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多。但我们大多数的工程还是无法避免使用HDL来连接两个module

本章将着重讲述TLP的数据链路层组成与操作，上一篇更新应该为第五讲，数据链路层位于事务层和物理层之间，使用容错和重传机制保证了数据传输的完整性和一致性，此外，数据链路层还需要对PCIe链路层进行监控和管理。

在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。

有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPGA外各种系统限制，只使用一个时钟常常又不现实

本篇文章参考Xilinx White Paper：Get Smart About Reset: Think Local, Not Global。但如果认真看了Xilinx的White Paper，就会对复位有了新的认识。我们把White Paper的内容总结为下面4个问题