judy的博客

Xilinx 7系列FPGA内置了一个模数转换模块，称为XADC。XADC内部集成了两个最高1MHz采样率，1Vpp的ADC模块，可以采集FPGA外部输入的模拟信号并转为数字信号。XADC不需要外接任何输入信号，就可以测量FPGA内部的温度，VCCINT，VCCBRAM，VCCAUX电压。

AXI4 从站接口将 AXI4 事务映射到 UI，以向内存控制器提供行业标准总线协议接口。UI 块向用户提供 FPGA 逻辑块。它通过呈现平面地址空间和缓冲读写数据来提供对本机接口的简单替代。

在ZYNQ的PS侧存在Cache，CPU与DDR之间通过Cache进行交互，数据暂存在Data cache中，在处理器对DDR进行写数据操作时，如果不将数据通过Cache送入DDR，DDR中的数据不会变化。在进行DMA操作时，如果没有对Cache进行适当的操作，可能导致以下两种错误

 Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这次的教程以Project模式为例来说明部分重配置的操作过程。 这里我们使用的Vivado版本是2017.2，使用的例程是Vivado自带的wavegen工程，并在工程中增加一个计数器模块

DMA是一种内存访问技术，允许某些计算机内部的硬件子系统可以独立的直接读写内存，而不需要CPU介入处理，从而不需要CPU的大量中断负载，否则，CPU需要从来源把每一片段的数据复制到寄存器，然后在把他们再次写回到新的地方，在这个时间里，CPU就无法执行其他的任务

vivado 中使用modelsim联合仿真

Block RAM与Distributed RAM，简称为BRAM与DRAM， 要搞清楚两者的区别首先要了解FPGA的结构： FPGA=CLB + IOB+Block RAM CLB。一个CLB中包含2个Slice、8位寄存器、多路选择器、进位链等。

由于开发板DIGILENT Genesys2 的开发手册中说明了自带的时钟IP核为差分时钟，所以研究了下Vivado中差分时钟的配置方法

本课程内容参考XILINX 官方文档PG046。这个IP支持Kintex®-7, Virtex®-7 FPGA GTX 和GTH 收发器，Artix®-7 FPGA GTX 收发器, Zynq®-7000 GTX and GTX收发器。Aurora 8B/10B IP core可以工作于单工或者全双工模式。IP CODE 的使用也非常简单，支持AMBA®总线的AXI4-Stream协议。

LWIP可以通过硬核实现或者软核实现，具体要看FPGA的选型，其中硬核可以通过硬核自带的GMAC通过直连PHY或者EMIO扩展到PHY都可以实现相应功能，同时硬核也可以通过AXI总线与相应的IP相连然后再同外部PHY连接实现相应功能。这部分Xilinx官方提供详细的文档xapp1306-ps-pl-ethernet-performance-lwip和测试例程