judy的博客

vcs+verdi仿真Verilog代码

judy 在 周二, 05/21/2024 - 09:52 提交

我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。

FPGA入门基础之UART串口通信设计

judy 在 周一, 05/20/2024 - 09:40 提交

本文我们介绍UART通信协议、传输时序及如何利用HDL编程实现FPGA与PC通信。

Half-Buffer与Skid-Buffer介绍及其在流水线中的应用

judy 在 周五, 05/17/2024 - 10:48 提交

在介绍skid buffer之前，我们先来假设这样一种情况，在一个多级流水模型之中，比如最为经典的顺序五级流水的处理器模型中

今日说“法”：上拉、下拉电阻那点事

judy 在 周四, 05/16/2024 - 09:57 提交

在电路设计中，相信大家总见到上拉电阻和下拉电阻这两个名字，但是不知道各位对他们有没有详细的了解，咱们今天就来聊聊上拉、下拉电阻那点事

一文搞懂DDR4 MIG IP核详细介绍与配置

judy 在 周二, 05/14/2024 - 10:38 提交

DDR4 SDRAM因其高速、大容量的特点，在FPGA设计中扮演着越来越重要的角色。本文将详细介绍DDR4 MIG IP核及其配置过程。

FPGA入门基础之按键消抖实验

judy 在 周二, 05/14/2024 - 09:40 提交

本文介绍如何在FPGA中实现按键消抖处理。

如何在服务器上调试本地FPGA板卡

judy 在 周一, 05/13/2024 - 16:33 提交

联合开发或者跑多策略工程的时候，一般都使用多核的服务器进行FPGA设计。这个时候如果板卡在本地电脑上应该怎么进行调试呢？

一文快速掌握Vivado下使用Modelsim（测试源码可下载）

judy 在 周六, 05/11/2024 - 09:32 提交

通过阅读本文，可以快速掌握Modelsim的常用调试操作。


Vivado编译常见错误合集（一）

judy 在 周五, 05/10/2024 - 15:59 提交

本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总，便于日后归纳总结。

1分钟了解常用的AXI4 接口协议

judy 在 周五, 05/10/2024 - 09:40 提交

AXI4协议广泛应用于FPGA和ASIC设计中，特别是在需要高速数据传输和复杂系统架构的场合，比如DDR、PCIE、音视频处理IP等等，对于FPGA开发者需要熟练掌握这套协议。