博客 | FPGA 开发圈

【Verilog我思我用】-generate

在使用xilinx官方例程《XAPP585》实现CameraLink接口发送或者接收数据时，有个程序还是值得学习的

2023-07-14 | Verilog, generate

FPGA的程序加载速度

Xilinx FPGA的配置模式通常有以下几种

2023-07-14 | FPGA, 程序加载

Vivado综合、布线太慢了？告诉你个小技巧。

FPGA综合与布线效率研究

2023-07-13 | Vivado, 布线, FPGA综合

ZCU106的PYNQ移植

PYNQ官方给出SD img 文件的开发板目前有三块：PYNQ-Z1，PYNQ-Z2以及ZCU104

2023-07-13 | ZCU106, PYNQ

ADC也分很多类，你知道几种？

在如今的电路设计中，绝大部分的场景都是数字和模拟的混合电路设计

2023-07-13 | ADC

Vivado爬坑指南（2）

在xilinx zcu104开发板中，可以对FMC的电压进行调整，从而调整了FMC引脚的输出电压

2023-07-11 | Vivado

你的反压是怎么设计的？

本文介绍几种常见的反压方式，并给出他们的一些优缺点

2023-07-10 | FPGA设计, 反压

在 FPGA 上通过 2D CNN 进行高效视频理解的 TSM 网络

在这个项目中，将在线和离线 TSM 网络部署到 FPGA，通过 2D CNN 执行视频理解任务

2023-07-07 | FPGA, CNN, Ultra96V2, ZCU104

【Vivado那些事儿】动态时钟的使用

时钟是每个 FPGA 设计的核心。如果我们正确地设计时钟架构

2023-07-05 | Vivado, 动态时钟

Vivado爬坑指南（1）

作为一名刚入坑的新手小白，我将分享自己的一些建议

2023-07-05 | Vivado

获取Xilinx FPGA芯片IDCODE的4种方法（支持任何FPGA型号）

本文介绍Xilinx所有FPGA芯片型号IDCODE的获取方法

2023-07-04 | FPGA, IDCODE

2D 中值滤波算法实现

使用高级综合HLS，开发 2D 中值滤波器算法 (HLS)

2023-07-03 | 值滤波器算法, HLS

ZYNQ 读写SD卡——FPGA Vitis篇

本实验介绍如何使用Xilinx ZYNQ芯片在SD卡上读写文件

2023-06-27 | Zynq, SD卡, Vitis, ZedBoard

hash算法在FPGA中的实现（完）——hash链表的删除

本文主要讨论FPGA如何删除链表

2023-06-26 | hash算法, FPGA

在Vitis上对AlveoU280进行初步配置以及案例测试

这里给出一个Vitis总的安装文档

2023-06-26 | Vitis, Alveo-U280

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。