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博客
Xilinx FPGA资源解析与使用系列——Transceiver(五)复位理解RXlane
同TX链路一样,RX的复位模式也是包含两种操作,这部分设置都一样
2022-11-10 |
Transceiver
,
RXlane
,
FPGA复位
基于Vitis-AI的yolov5目标检测模型在ZCU102开发板上的部署过程分享
本篇博客记录移植yolov5模型的整个过程
2022-11-09 |
Vitis-AI
,
ZCU102
,
yolov5
软复位的设计思路
在前面的文章中介绍过复位设计,本文说下软复位设计的一些事情。那何为软复位?
2022-11-04 |
软复位
Xilinx FPGA资源解析与使用系列——Transceiver(三)复位理解TXlane
本文将结合ip example工程来理解transceiver的复位,通过学习记录,力求将其复位过程理解通透
2022-11-03 |
FPGA资源
,
Transceiver
FPGA中逻辑资源和门的对应关系
在平时工作中,经常会听到哪个FPGA或者某个芯片包含了几百万门,每次听到这种数字,很多FPGA工程师都会一愣一愣的
2022-11-01 |
FPGA
,
逻辑资源
,
每日头条
FPGA职业生涯五个层次简述
FPGA职业生涯可以怎么划分?是很多刚入门的FPGA新手们很陌生的一个话题。
2022-11-01 |
FPGA
,
职业生涯
扫盲:复位信号如何影响FPGA资源利用率
在数字系统设计中,我们传统上都认为,应该对所有的触发器设置一个主复位,这样将大大方便后续的测试工作
2022-10-31 |
复位信号
,
FPGA资源
Xilinx FPGA资源解析与使用系列——Transceiver(二)环回模式
Transceiver的环回功能对于调试和定位问题非常重要。环回有四种模式
2022-10-31 |
FPGA资源
,
Transceiver
Vivado联合Modelsim软件安装和仿真库编译
Vivado hls工具与Vitis统一软件平台的出现和发展,突破了以往使用FPGA进行设计时,使用语言HDL语言进行设计实现的瓶颈
2022-10-28 |
undefined
Xilinx FPGA资源解析与使用系列——Transceiver(一)参考时钟解析
从IP核的时钟配置来学习transceiver的参考时钟架构细节
2022-10-28 |
Transceiver
,
FPGA设计
FPGA处理浮点数
通过阅读IP手册可以知道,该IP支持的很多种浮点数计算,今天主要介绍最简单的加法操作
2022-10-27 |
浮点数
,
IP核
FPGA开发中RAM的使用方法以及细节技巧
说到 FPGA ,不得不提的是存储器,当我们做相关项目时,经常会遇到存储数据的问题
2022-10-27 |
FPGA开发
,
RAM
vivado使用——如何用脚本添加文件
在使用vivado的过程中,如何添加设计文件?
2022-10-26 |
Vivado
,
Tcl脚本
Vivado从此开始(进阶篇)读书笔记-RAM的三种工作模式
书本中对于RAM的三种操作读优先级、写优先和保持使用等效的verilog来描述
2022-10-25 |
Vivado
,
RAM
ZYNQ 7000的硬件SPI控制器配置为三线制SPI
使用zynq去做一些AD/DA的操作时候有些只支持三线制的SPI那么我们如何使用PS端的控制器EMIO到PL端实现3线制呢?
2022-10-25 |
ZYNQ7000
,
SPI
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