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KV260(一)运行AI Box
KV260板卡支持vitis-ai,文档相对比较丰富,在GitHub上有很多例程源码
2023-06-26 |
kv260
,
AI-Box
Vivado 安装后添加芯片型号方法
打开vivado,选择help,点击Add Design Tools or Devices
2023-06-21 |
Vivado
RTL与HLS强强联合打造FPGA新开发之路
Vitis HLS是Vitis AI重要组成部分,所以我们将重点介绍Vitis HLS
2023-06-21 |
RTL
,
HLS
,
FPGA
,
Vitis HLS
Xilinx .coe文件格式总结
xilinx中的.coe文件主要用于对ROM/RAM的初始化,以及用于存储滤波器系数
2023-06-20 |
ROM
,
RAM
hash算法在FPGA中的实现(三)——hash表项的插入
在前面的文章中主要介绍了hash表及其链表的结构,同时说明了如何读取表项
2023-06-19 |
hash算法
,
FPGA
Vitis下载安装尝试
首先本次下载主要使用的是linux系统,所以我们先看一下Vitis支持的linux版本
2023-06-16 |
Vitis
FIFO设计(Verilog)
为了应付找工作的需要,打算学习一些fifo相关的内容,首先是从fifo的设计开始
2023-06-16 |
FIFO设计
同步 FIFO、LIFO/Stack
在这篇文章中,展示了一个简单的 RTL 同步 FIFO
2023-06-15 |
FPGA
,
FIFO
AMBA4——“无聊的”Narrow transfers
AMBA总线无论FPGA还是ASIC,应该都是比较常用的一组总线协议
2023-06-13 |
AMBA4
HLS 设计数字时钟
本文展示如何在 HLS 中描述数字时钟。
2023-06-12 |
HLS设计
,
数字时钟
FPGA问答系列--clock skew是影响时序收敛吗?
对于发送时钟和接收时钟是同一时钟的单周期路径,时钟抖动对建立时间有负面影
2023-06-12 |
FPGA问答
,
时序收敛
hash算法在FPGA中的实现(二)——hash链表
这里介绍两种常见的设计hash链表的方案
2023-06-12 |
hash算法
,
FPGA
基于Ultra96v2的卷积神经网络终端部署
Ultra96-V2支持使用PYNQ进行开发,PYNQ提供了一种利用Python在顶层通过overlay方式烧录FPGA相关的IP
2023-06-09 |
Ultra96-V2
,
卷积神经网络
,
PYNQ
基于Xilinx K7-410T的高速DAC之AD9129开发笔记(一)
本文简单介绍了AD9129的基础知识,包括芯片的重要特性
2023-06-09 |
AD9129
,
DAC
FPGA 的数字信号处理:重写 FIR 逻辑以满足时序要求
今天的文章让我们来看看当设计不能满足时序要求时如何分析并解决它
2023-06-08 |
数字信号处理
,
FPGA
,
时序
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