博客 | FPGA 开发圈

双fifo流水线实现3x1024数组数据按列相加

2022-11-14 | FIFO

AXI4-Stream视频IP介绍及系统设计指南（一）

本文主要介绍使用AXI4S（AXI4-Stream）接口的视频IP细节。

2022-11-14 | AXI4-Stream, 视频IP

Zynq开发中的文件系统

在Petalinux配置工程时，会遇到如下类型文件系统。常用的有INITRAMFS、INITRD和EXT4

2022-11-14 | Zynq

如何加快Vivado的编译速度

在Windows下Vivado默认使用的是2线程，编译较慢。可改为32线程使Vivado可使用更多计算机资源，以加快编译速度

2022-11-11 | Vivado, 编译

异步 FIFO 设计

本文讨论了一种 FIFO 设计风格以及在进行异步 FIFO 设计时必须考虑的重要细节

2022-11-11 | 异步FIFO

一个软复位引发的问题

这里介绍一个曾经遇到的案例:软复位处理不当导致寄存器通路挂死的问题

2022-11-11 | 软复位

Vivado关联第三方编辑器-Vscode（包括解决打开Vscode卡死的问题）

本文将介绍如何在Vivado中将代码编辑器绑定为第三方编辑器——Vscode

2022-11-10 | Vivado, VSCODE

RAM的coe文件与简单DDS实现

通过MATLAB生成一个COE文件，文件内容为一个周期的正弦波与余弦波

2022-11-10 | RAM, DDS

Xilinx FPGA资源解析与使用系列——Transceiver（五）复位理解RXlane

同TX链路一样，RX的复位模式也是包含两种操作，这部分设置都一样

2022-11-10 | Transceiver, RXlane, FPGA复位

基于Vitis-AI的yolov5目标检测模型在ZCU102开发板上的部署过程分享

本篇博客记录移植yolov5模型的整个过程

2022-11-09 | Vitis-AI, ZCU102, yolov5

软复位的设计思路

在前面的文章中介绍过复位设计，本文说下软复位设计的一些事情。那何为软复位？

2022-11-04 | 软复位

Xilinx FPGA资源解析与使用系列——Transceiver（三）复位理解TXlane

本文将结合ip example工程来理解transceiver的复位，通过学习记录，力求将其复位过程理解通透

2022-11-03 | FPGA资源, Transceiver

FPGA中逻辑资源和门的对应关系

在平时工作中，经常会听到哪个FPGA或者某个芯片包含了几百万门，每次听到这种数字，很多FPGA工程师都会一愣一愣的

2022-11-01 | FPGA, 逻辑资源, 每日头条

FPGA职业生涯五个层次简述

FPGA职业生涯可以怎么划分？是很多刚入门的FPGA新手们很陌生的一个话题。

2022-11-01 | FPGA, 职业生涯

扫盲：复位信号如何影响FPGA资源利用率

在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作

2022-10-31 | 复位信号, FPGA资源

每日头条

AMD 赞助两支机器人团队，推动 STEM 教育

AMD 在 2024 赛季赞助了多支 FIRST® 机器人竞赛团队。FIRST® 机器人竞赛旨在教导高中生如何构建能够执行特定任务的机器人

Vitis中的Libraries新功能

Vitis 2023.2是Vitis开发工具变化较大的一个版本，设计流程和界面发生了变化。今天介绍一下Vitis New IDE的一个新功能。

UltraFast 设计方法时序收敛快捷参考指南

本快捷参考指南用于根据《适用于 FPGA 和 SoC 的 UltraFast 设计方法指南》(UG949) 中的建议快速完成时序收敛

Windows下交叉编译环境的制作

本文介绍一种通过petalinux制作的根文件系统，在Windows平台下建立交叉编译环境的方法。

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。