博客 | FPGA 开发圈

Vitis HLS 2021.2 Windows OpenCV环境配置

打开cmake-gui.exe，点击Browse Source选择你解压出来的OpenCV Source目录

2023-08-02 | Vitis HLS, OpenCV

FPGA工程师必备的 10 项技能

本文介绍FPGA 设计工程师需要的 10 项有用技能

2023-08-01 | FPGA工程师, FPGA

使用Vivado的Block Design详细步骤

选择创建Block Design并命名，点击Add IP,并选择ZYNQ7

2023-07-31 | Vivado, Zynq

二分法查表在FPGA中的应用

二分法查找算法是在软件中广泛应用的一种算法，那么在FPGA的设计中是否可以用这种算法呢？

2023-07-31 | 二分法, FPGA

Vivado-TLC549驱动设计

在生活中，数模转换的例子到处可见。但是在我们做FPGA设计时

2023-07-28 | Vivado, TLC549

制作ADRV9002评估套件的系统镜像

ADI官方默认搭配的SD卡种烧写的是与ZC706开发板配套的系统镜像

2023-07-28 | ADRV9002, ZC706

Xilinx AXI VIP使用教程

本次内容我们看下AXI VIP当作master时如何使用

2023-07-27 | AXI接口

Vivado-UART驱动教程

UART即通用异步收发器，是一种通用串行数据总线，用于异步通信

2023-07-27 | UART, Vivado

雷达信号处理 | 快速傅里叶变换(FFT)中的增益损失

本文主要解释如何用FFT精确地测量信号功率（signal power）

2023-07-26 | 雷达信号处理, 傅里叶变换

一个req-ack接口引发的血案

项目在上板测试过程中必现报文被丢弃的现象，方案不是很复杂

2023-07-24 | FPGA, req-ack接口

手把手教你打包一个自己的Vivado IP核

模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核

2023-07-21 | Vivado, IP核

IP库新增多种颜色转换空间IP

颜色空间转换是图像及视频中常用的解决方案

2023-07-19 | IP库, FPGA

MIG IP核的使用——DDR接口专栏（二）

本文将向大家介绍Xilinx FPGA下的MIG IP核使用方法

2023-07-18 | DDR接口, IP核, 高速接口

你的代码是如何上传服务器？

作为一个开发者，我们都有过将写好的，或者修改后的代码上传服务器的经历

2023-07-17 | 代码, 服务器

Vivado将.v文件作为模块加入Block Design

本文说明如何向Block Design添加.v文件模块

2023-07-17 | Vivado, Zynq

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。