博客 | FPGA 开发圈

Vitis开发（一）：Vivado启动vitis

Vitis是Xilinx SDK的继承开发工具，从Vivado 2019.2版本开始启用

2022-11-30 | Vitis, Vivado

Xiinx 7系列FPGA收发器架构之收发器和工具概述（一）

本博文主要对GTX/GTH收发器进行总体概述。

2022-11-30 | 7系列FPGA, 收发器

值得收藏的FPGA代码命名规范？

随者FPGA设计的日益复杂，设计实践、方法和流程逐渐成为重要的成功因素

2022-11-29 | FPGA知识

Xilinx FPGA资源解析与使用系列——Transceiver（十一）transceiver与用户数据的接口

本文主要讲transceiver与用户逻辑数据的接口

2022-11-29 | FPGA资源, Transceiver

ZYNQ Vitis AI的开发流程

Vitis-AI在边缘计算设备的AI全栈部署框架中扮演了编译器端与后端的角色，接收前端 DNN 框架训练后的网络参数IR

2022-11-28 | Zynq, Vitis-AI

DDR3 控制器设计（7）——DDR3 的用户端口读写模块设计

在之前设计的 DDR3 控制器的基础上，添加用户写、读模块，便于在用户端更容易的对 DDR3 进行写读控制

2022-11-28 | DDR3

Vivado无法双击打开xpr工程文件的解决办法

之前安装的Vivado 2018.3，最近装了Vivado 2020.2，然后就没法双击打开xpr工程文件了

2022-11-28 | Vivado

Xilinx FPGA资源解析与使用系列——Transceiver（十）PRBS、RX Equalizer、CDR

我们主要关注的是TXDIFFCTRL 摆幅、Pre-Emphasis 预加重、Post-Emphasis 去加重

2022-11-25 | FPGA资源, Transceiver

MIPI-DSI概述

新的DSI-2协议定义了两个高速串行数据传输接口选项

2022-11-25 | MIPI-DSI, FPGA

DDR3 控制器设计（6）——DDR3 的读写模块添加 FIFO 接口设计

在读写模块的基础上添加 FIFO 接口，包括写指令 FIFO、写数据 FIFO

2022-11-25 | DDR3, FIFO接口

VIVADO的综合属性ASYNC_REG

跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂

2022-11-24 | Vivado, XDC

Vivado的报错：Opt 31-67

最近遇到了一个vivado的报错，也算是一个比较低级的错误了，但是有值得思考的地方，这里分享下。

2022-11-24 | Vivado

Xilinx FPGA资源解析与使用系列——Transceiver（九）TX buffer使用和旁路

在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域

2022-11-23 | FPGA资源, Transceiver

Xilinx Arch PCIE卡

FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线

2022-11-22 | PCIe, FPGA

DDR3 控制器设计(5)——DDR3 的仲裁读写操作设计

在实验的基础上添加一个仲裁模块，控制写读指令的执行。

2022-11-22 | DDR3

每日头条

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

DPU Fingerprint详解

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。

如何在Vivado中使用多个仿真集？

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。

如何在RTL代码中利用外部文件初始化RAM内容

本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。