博客 | FPGA 开发圈

Verilog语法之`define、`undef

在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和调用

2022-12-15 | Verilog

FPGA开发技巧备忘录——如何修改vivado IP源码

为什么要修改IP核内的源码，说如何之前，先说为什么。

2022-12-14 | FPGA开发, Vivado, IP源码

RFSoC应用笔记 - RF数据转换器（3）：RFSoC关键配置之RF-ADC内部解析（一）

本文主要对RFSoC的ADC内部结构以及数字步进衰减器和过压功能进行介绍。

2022-12-14 | RFSoC, RF数据转换器, ADC

Xilinx 7系列FPGA收发器架构之发送器（TX）（六）

本文介绍以下内容：GTX/GTH收发器TX结构，GTX/GTH收发器TX接口配置和时钟方案

2022-12-14 | 7系列FPGA, 收发器, 发送器

Verilog语法之条件编译指令`ifdef， `ifndef，`else， `elsif， `endif

Verilog的编译和C语言的编译二者自然不可同日而语，具体到FPGA的开发

2022-12-13 | Verilog

FPGA流控的一种方式——计算在途数量

最近在项目中遇到一个反压的问题，简化下模型如下图所示

2022-12-13 | FPGA

RFSoC应用笔记 - RF数据转换器 (2)：IP配置指南

承接前文，本文是射频数据转换器IP使用介绍的第二篇

2022-12-12 | RFSoC, RF数据转换器, IP配置

Xilinx 7系列FPGA收发器架构之共享功能（五）

本文继续介绍7系列FPGA收发器的共享功能，主要包括以下几个方面内容

2022-12-12 | 7系列FPGA, 收发器

FPGA的低功耗设计方法总结

精确的热分析在很多电子产品设计中都有着举足轻重的作用，在高端的PCB设计中尤为突出。

2022-12-12 | 低功耗设计, FPGA

FPGA知识汇集-例化与推译

例化和推译是在FPGA设计中使用元件的两种不同方法,每种方法都有其优、缺点。

2022-12-09 | FPGA知识

RFSoC应用笔记 - RF数据转换器（1）：概述和IP接口介绍

本文对射频数据转换器（RFSoC RF Data Converter ）进行了简要描述说明

2022-12-09 | RFSoC, RF数据转换器, IP接口

Xilinx 7系列FPGA收发器架构之共享功能（四）

GTX/GTH收发器在FPGA上电和配置后必须进行初始化，GTX/GTH收发器的发送器和接收器可以独立

2022-12-09 | 7系列FPGA, 收发器

Verilog语法之generate for、generate if、generate case

本文一起介绍这3个语句的应用场景和应用方法

2022-12-08 | Verilog

Xilinx - WP509阅读笔记 - 了解射频采样数据转换器的关键参数

本白皮书介绍了传统数据转换器和新型 RF 采样数据转换器的指标，并确定了 RF 采样转换器的首选参数。

2022-12-08 | WP509, 数据转换器, RFSoC

FPGA知识汇集-了解FPGA比特流结构

在有些情况下，设计者需要很好地了解FPGA比特流的内部结构。

2022-12-07 | 比特流, FPGA

每日头条

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。