博客 | FPGA 开发圈

Xilinx（K7）和CycloneV之间的光纤通信设置

本文分享基于Xilinx K7和C5之间的光纤通信

2023-08-16 | 光纤通信, 7系列FPGA

如何减少时序报告中的逻辑延迟

在FPGA逻辑电路设计中，FPGA设计能达到的最高性能往往由以下因素决定

2023-08-15 | 时序分析, 逻辑延迟

快来看看用FPGA做的开源示波器

本文简单介绍一个使用FPGA做的开源示波器

2023-08-15 | FPGA, 示波器, Artix-7

FPGA设计拦路虎之亚稳态度决定一切（面试必问）

面试必问题目，先记几个结论

2023-08-14 | FPGA设计, 亚稳态

Vitis如何更新xsa？

在zynq调试时，经常需要更新xsa文件，更新步骤如下

2023-08-14 | Vitis

你的FPGA测试是小步快跑、快速迭代吗？

在FPGA项目中，相信很多人都遇到过一种情况

2023-08-14 | FPGA测试

AXI接口 DDR IP核使用技巧——DDR接口专栏（四）

本文向大家介绍一种更简单快捷的读写DDR数据方法

2023-08-11 | AXI接口, DDR接口, IP核

FPGA之RTL命名规范的"三字经"

HDL会涉及到标识符，标识符适用于定义常数，变量，信号，端口

2023-08-10 | FPGA, RTL

FPGA常用存储资源大全（RAM、ROM、CAM、SRAM、DRAM、FLASH

本文主要介绍FPGA中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源

2023-08-10 | FPGA, 存储

FPGA的建立时间和保持时间（面试必问）

需要注意的是，物理器件都是有延时的，包括线延时

2023-08-08 | FPGA

为自己的板卡制作Pynq

如何为自己的ZYNQ板卡创建 Pynq 镜像

2023-08-07 | PYNQ, Zynq

Vivado-TLC5620驱动教程

在FPGA处理完数字信号之后，我们有些情况下是需要将数字信号转变为模拟信号再输出的

2023-08-04 | Vivado, TLC5620

快速上手DDR读写例程——DDR接口专栏（三）

本文将向大家介绍如何使用DDR IP核的Native接口来对DDR进行读写操作

2023-08-04 | DDR, 高速接口

Vivado 仿真器和代码覆盖率

编写 HDL 通常是 FPGA 开发中耗时最少的部分，最具挑战性和最耗时的部分可能是验证

2023-08-03 | Vivado, 仿真器

FPGA频率测量--直接频率测量法

频率测量在电子设计和测量领域中经常用到，因此对频率测量方法的研究在实际工程应用中具有重要意义

2023-08-02 | 频率测量

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。