博客 | FPGA 开发圈

基于米联客MA703FA开发板的MicroBlaze LWIP千兆以太网例程

Xilinx FPGA MicroBlaze使用AXI 1G/2.5G Ethernet Subsystem（= Tri Mode Ethernet MAC + AXI Ethernet Buffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6

2021-12-06 | MA703FA, MicroBlaze, 千兆以太网

IBERT for GTY中两点总结

在IBERT测试中需要注意的有以下两个要点

2021-12-03 | IBERT

安装Xilinx Vitis的一些坑

从官网能够很轻松的下载到vitis的安装包，可以下载Installer进行自动下载安装，也可以下载整个文件的压缩包，通过其中的setup进行安装。

2021-12-03 | Vitis

Petalinux2020.01 内核DMA驱动调试

Petalinux2020.01 内核DMA驱动调试过程分享

2021-12-02 | Petalinux2020.01

进入IP Core的时钟，都不需要再手动添加约束么？

对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。

2021-12-02 | 时钟约束, Vivado, FPGA

【教程】Xilinx Vivado/Vitis 2020.1创建MicroBlaze工程运行Hello World C语言程序（使用外部DDR3内存）

添加了DDR3内存以后，程序既可以运行在BRAM里面，也可以运行在DDR3内存里面。但如果运行在DDR3内存里面，固化起来会比较麻烦，需要借助SREC SPI Bootloader。

2021-12-02 | MicroBlaze, Vitis 2020.1, DDR3

Xilinx System Generator for DSP 纪事 - RTL 设计的生成

本篇博文是面向希望学习 Xilinx System Generator for DSP 入门知识的新手的系列博文第一讲。其中提供了有关执行下列操作的分步操作方法指南。

2021-12-01 | DSP, RTL

使用Jtag Master 调试FPGA程序

对FPGA进行上板调试时，使用最多的是SignalTap，但SignalTap主要用来抓取信号时序，当需要发送信号到FPGA时，Jtag Master可以发挥很好的作用，可以通过Jtag Master对FPGA进行读写测试

2021-11-29 | FPGA

FPGA中的有符号数乘法

FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。

2021-11-29 | 乘法器

Vivado中怎么做set_input_delay约束

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。

2021-11-26 | Vivado, Vivado约束

【教程】Xilinx FPGA里面的AXI DMA IP核的简单用法（以读写Floating-point IP核数据为例）

本文以浮点数Floating-point IP核将定点数转换为浮点数为例，详细讲解AXI DMA IP核的使用方法。

2021-11-26 | FPGA

Vivado 设计输入纪事 - RTL 设计输入

这些实践旨在为用户提供快速入门指导，帮助其简要了解工具流程原理。我们选择了一项非常简单的设计，便于读者理解流程中的不同步骤。

2021-11-25 | Vivado, RTL

关于Vivado的综合设置使用总结

当选择为none，综合器优化的最少，当选择为full时，综合器优化的最多，选择rebuilt时，工具自动选择一个折中的方案，对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化，则可以调用原语进行约束。

2021-11-25 | Vivado, 综合设置

Xilinx Vitis 2020.1里面运行C程序时提示找不到microblaze_0

2021-11-24 | Vitis 2020.1

eFUSE AES 密钥验证步骤

eFUSE 具备一次性可编程特性，即只要使用特定密钥将“熔丝 (FUSE)”熔断，就无法再使用任何其他密钥对其进行编程。在本文中，我们将探讨有关 AES 密钥验证步骤的内容，当您在器件上以物理方式对 eFUSE 密钥进行编程时应遵循这些验证步骤进行操作。

2021-11-23 | EFuse, 密钥验证

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer