博客 | FPGA 开发圈

从多图对比看Vivado与ISE开发流程的差异

对 Vivado 和它的前一代设计套件，ISE 做一个组件功能上的平行比较和总结是很有用的。其目的是让那些具有在 ISE 下工作经验（但是不具有 Vivado 下经验）的人能够更快的适应新工具的各个特性。详细信息见下表。

2020-09-01 | Vivado

AXI总线详解-总线、接口以及协议

总线、接口和协议，这三个词常常被联系在一起，但是我们心里要明白他们的区别。总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由由数据线、地址线、控制线等构成。接口是一种连接标准，又常常被称之为物理接口。

2020-08-31 | AXI总线

Vivado HLS实现离散余弦变换（DCT）

DCT经常用来对信号进行有损数据压缩，这是由于DCT具有很强的能量集中性，大部分自然信号的能量主要集中在DCT变换后的低频部分，具体的DCT公式这里就不多推导了。二维DCT变换是在一维DCT变换的基础上，再进行一次DCT变换，二维DCT变换方法主要由三个步骤组成（信号矩阵8*8）

2020-08-28 | Vivado-HLS, DCT, 离散余弦变换

AXI总线详解

本来是在写PCIe，怎么突然又出现AXI了？不要急，先看下PCIe涉及到的知识点（初版），其中AXI协议也是PCIe知识体量中的一部分，所以先花一部分篇幅把AXI知识总结一下，具体如下：

2020-08-27 | AXI总线

手把手教你用Python实现Vivado和ModelSim仿真自动化

芯片设计从RTL代码一直到最后流片的GDSII文件，都是文本文件，因此，掌握文本分析处理语言是集成电路设计的一项重要的基本功。本文是孙义雯同学采用Python语言实现的Vivado和Modelsim联合仿真的自动化脚本，已经在实际项目中经过较长时间的检验，今天开源出来，供大家学习，欢迎留言交流心得体会和改进建议

2020-08-24 | python, 仿真

ZYNQ7000系列MIO/EMIO/AXI_GPIO接口

PS 和外部接口之间的通信主要是通过复用的输入 / 输出（ Multiplexed Input/Output，MIO）实现的，它提供了可以做灵活配置的 54 个引脚，这表明外部设备和引脚之间的映射是可以按需定义的。这样的连接也可以通过扩展 MIO （ExtendedMIO，EMIO）来实现

2020-08-24 | ZYNQ7000

【实用篇】FPGA工程师所需掌握的基本能力

想成为一名FPGA工程师，对FPGA的结构是必须要掌握的。FPGA芯片主要是：可编程I/O单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块这六部分组成。

2020-08-21 | FPGA工程师

【干货】Python 十大装 B 语法

Python 是一种代表简单思想的语言，其语法相对简单，很容易上手。不过，如果就此小视 Python 语法的精妙和深邃，那就大错特错了。本文精心筛选了最能展现 Python 语法之精妙的十个知识点，并附上详细的实例代码

2020-08-19 | python

Hold Time违例，该如何解决

首先，我们要知道的是，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可以不考虑Hold Time，只考虑Setup Time；即便此时Hold Time违例，我们也不需要去理会

2020-08-18 | 时序约束, Hold-Time

【tcl学习】vivado write_edif

EDF文件可以直接导入Vivado，而无需Verilog源文件。好处：（1）避免沙雕队友修改源代码，则可以直接提交EDF网表文件。（2）避免用户剽窃劳动成果,保护自己的知识产权。（3）对于无需更改的设计复用，直接用EDF网表会贼方便。

2020-08-18 | Vivado, TCL

Vivado时序收敛技术（二）时序违例的根本原因及解决方法

本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对其进行了整理，分为了几篇文章。

2020-08-14 | 时序收敛, Vivado

【tcl学习】vivado write_project_tcl

每次创建vivado工程时都会生成大量的文件，这样一方面导致占用的磁盘空间很大，另一方面也不利于vivado工程的copy和github上传等操作。这里教大家一个简单又实用的方法，将工程保存成xxx.tcl，只保留ip ，verilog/vhdl和xdc等必要文件即可。

2020-08-13 | tcl语法, Vivado

PCIe系列第八讲、MSI和MSI-X中断机制

本章将着重讲述PCIe的MSI和MSI-X中断机制，在FPGA应用中主要通过XDMA中断与上位机进行通信。

2020-08-11 | PCIe接口

使用SystemVerilog简化FPGA中的接口

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多

2020-08-10 | SystemVerilog, FPGA 应用

Vitis AI1.1 系列教程1 - 软件安装

Vitis AI1.1 系列教程

2020-08-06 | Vitis-AI

每日头条

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。