下载中心 | FPGA 开发圈

Xilinx FPGA 和 SoC 的 UltraFast 设计方法指南 (v2021.2)

本白皮书描述了推荐的设计方法，以实现对 Xilinx® FPGA 器件资源的有效利用，并在 Vivado® 设计套件中更快地实现设计和时序收敛。提供了推荐方法背后的原因，以支持和实现明智的设计决策。

2021-11-30 | UltraFAST, UG949

Vivado 设计套件用户指南：使用 Tcl 脚本(v2021.2)

本指南详细介绍Vivado®工具中Tcl脚本的使用，查询和修改内存设计的自定义流程。讨论了使用Tcl程序来定义和共享自定义命令。

2021-11-26 | UG894, Tcl脚本, 用户指南

适用于 Versal ACAP 的 XPE 用户指南 (v2021.2)

本文档旨在介绍如何根据 Versal™ ACAP 架构的描述来使用赛灵思的 Xilinx Power Estimator (XPE)。

2021-11-23 | UG1275, Versal ACAP, XPE, 用户指南

Vitis 高级综合用户指南 (v2021.2)

本文描述如何使用 Vitis™ 高级综合工具。

2021-11-19 | UG1399, 高级综合, 用户指南, Vitis 2021.2

Versal ACAP AI 引擎编程环境用户指南 (v2021.2)

本文描述 AI引擎的编程环境。

2021-11-18 | UG1076, Versal ACAP, AI, 用户指南

AI 引擎内核编码最佳实践指南 (v2021.2)

本文描述 AI 引擎内核编码的复杂性。

2021-11-15 | UG1079

Zynq UltraScale+ MPSoC：软件开发者指南 (v2021.2)

本指南总结了使用 Xilinx® Zynq® UltraScale+™ MPSoC 器件进行设计所需的以软件为中心的信息。

2021-11-11 | UG1137, 软件开发

【下载】视频应用水平同步锁定系统应用说明

本文描述了一种使用 Xilinx器件和 PICXO 的技术，该技术去除了外部 PLL 电路以允许 SDI 视频输出与输入 HSYNC 时钟同步。

2021-11-10 | XAPP1308, 视频应用, PICXO

【下载】使用千兆位收发器分数 PLL 的全数字VCXO替代方案应用说明

本文提供一个系统，旨在通过利用千兆位收发器内的功能取代外部压控晶体振荡器（VCXO）电路。

2021-11-09 | 千兆位收发器, VCXO

在Virtex-6 FPGA中使用全数字VCXO替换技术实现三倍速率SDI直通应用说明

本应用说明讨论了如何使用新颖的全数字压控晶体振荡器(VCXO)替代技术，利用Virtex-6 FPGA实现锁频的三倍速率直通设计。该设计完全在Virtex®-6 FPGA内部实现。

2021-11-04 | XAPP591, Virtex-6, VCXO

Kria K26视觉AI入门套件用户指南

Kria KV260视觉AI入门套件是一个开箱即用平台，开发人员可以通过首选设计环境，在任何抽象层添加定制和差异化功能，包括应用软件、AI模型乃至FPGA设计。本文描述了Kria™ KV260 Vision AI启动套件。

2021-11-02 | KRIA, K26, 视觉AI, 用户指南, UG1089

用于千兆位收发器应用的全数字VCXO替代方案(UltraScale FPGA) 应用说明

本文提供一个系统，旨在通过利用每个串行千兆位收发器内的功能来取代外部压控晶体振荡器（VCXO）电路。

2021-11-01 | XAPP1241, VCXO, UltraScale-FPGA, 千兆位收发器

基于多级反馈环形振荡器的真随机数发生器设计

本文提出了一种在现场可编程门阵列(FPGA)上生成真随机数的新方法，该方法以多级反馈环形振荡器(MSFRO) 的随机抖动为熵源。在传统环形振荡器的基础上，增加了多级反馈结构，扩大了时钟抖动的范围，提高了时钟采样频率和熵源的随机性。与传统的时钟采样结构不同，我们利用MSFRO产生的时钟抖动信号对FPGA的锁相环(PLL)产生的时钟信号进行采样。

2021-11-01 | 真随机数发生器, FPGA 应用, 多级反馈, Virtex-6