新闻 | FPGA 开发圈

佰才邦联合 Xilinx 推出基于 O-RAN 架构的5G 室内基站解决方案

近日，佰才邦（Baicells）联合赛灵思（Xilinx）、QCT、Keysight等合作伙伴，在O-RAN联盟网站上推出并展示了两款基于O-RAN架构的5G SA 端到端（ E2E ）室内解决方案。此两款基于赛灵思高性能自适应处理器平台方案的面世，将加速通信网络架构开放化和智能化的进程。

2020-08-12 | 佰才邦, 5G, O-RAN, Xilinx

1000人+100小时+10位讲师+1个目标=FPGA的夏天

本次由信息技术新工科联盟主办，Xilinx、东南大学，西南交大联合承办的暑期学校已经在8月3日落下帷幕。从7月20日到8月3日这十五天间，超过1200名学员在全世界各地通过互联网参与了这一次暑期学校，累计了100小时的实践，超过10位讲师的精彩分享。

2020-08-07 | 2020赛灵思暑期学校

论一位女工程师的自我修养

本期AI观察室，让我们走近赛灵思AI算法总监田露，走进一个女工程师的世界，了解一个她和她所代表的女工程师的实践与思考。。

2020-08-05 | Vitis-AI, 女工程师, AI算法, 每日头条

从实验室到生产线：Xilinx 助力百度 Apollo 自动驾驶计算平台 ACU 量产下线

赛灵思今天宣布，搭载赛灵思车规级芯片平台 Zynq® UltraScale+™ MPSoC 的百度 Apollo 自动驾驶计算平台 ACU 于伟创力中国苏州工厂正式量产下线，这款量产的 ACU 硬件平台将率先应用于 Apollo Valet Parking（ AVP ）自主泊车产品。

2020-08-05 | 自动驾驶, Apollo

CPU， GPU，FPGA， SoC，谁更适合智能座舱？

智能网联是汽车行业发展最重要的趋势之一，包括自动驾驶和车联网两个主流方向。各国政府包括中国政府在内，都在积极地制定智能网联技术路线并不断完善本国的智能网联标准体系。不可否认，智能网联技术及其标准体系都将对汽车座舱发展产生深远的影响。

2020-08-05 | 智能座舱, 智能网联汽车, 自行科技, 每日头条

B 站云结业：Xilinx暑期学校优秀作品与实习生招聘

为期一个月的Xilinx OPEN 暑期学校即将进入尾声。8月3日 | 20:00 – 21:00 我们诚邀您参加我们的 “B 站云结业” 在线直播活动。在本次直播中我们将展示来自学员的十大优秀作品，并且，您的投票将直接决定十大优秀作品的排名！！B站云结业，我们期待您的那一票。

2020-08-03 | Xilinx暑期学校

手把手教学如何报名Xilinx自适应计算挑战赛

首届赛灵思自适应计算挑战赛（Xilinx Adaptive Computing Challenge）继续火热报名中！为了帮助国内开发者更好更快地报名成功，Xilinx技术社区帮您简化流程，手把手教您如何报名开发者比赛，赢万元大奖！

2020-07-31 | 赛灵思自适应计算挑战赛, 自适应计算, 每日头条

性能、价格、功耗的“三体问题”新解：Xilinx KU19P

随着新一代网络被部署用来支持日益多样化的高带宽应用组合，网络供应商和数据中心运营商需要快速扩展数据包处理能力，同时最大限度地降低资本支出/运营成本，并保持灵活性，从而适应未来的连接标准。为满足未来的不同需求，赛灵思推出了Kintex UltraScale+ KU19P FPGA。

2020-07-30 | 每日头条, KU19P-FPGA

冯诺依曼架构不合适了？Bittware 与 Xilinx 共推全新计算存储处理器

随着在数据驻留位置附近对数据进行处理的性能优势得到充分体现，计算存储持续受到广泛关注。行业的发展势头正在形成，存储网络工业协会 (SNIA) 等组织正在通过计算、存储器和存计划帮助定义计算存储的方式、内容、位置和原因。SNIA 帮助确定的计算存储类型之一是计算存储处理器 (CSP)

2020-07-30 | BittWare, 计算存储

Xilinx 乘风，Vitis AI 破浪，好事成双

随着 AI 模型所需算力发生数量级增长， AI 推断对于硬件的需求大大增加。而摩尔定律的日渐式微，让架构创新成为希望之星。只有特定领域架构（DSA）才能确保硬件可以跟上不断增长的 AI 推断需求——DSA代表着未来计算，即为“每种类型的工作负载”定制自适应硬件，以实现最高的运行效率

2020-07-30 | Vitis-AI

Xilinx 宣布加入 Open RAN 政策联盟，推动开放式 5G 网络部署

赛灵思今日宣布加入 Open RAN 政策联盟，致力于为Open RAN 5G 技术的开发和部署提供有力支持。Open RAN 政策联盟的成员提倡将 Open RAN 作为首选解决方案，提高多厂商生态系统的互操作性和安全性。

2020-07-30 | 5G网络, O-RAN联盟, 每日头条

Xilinx 和 Aupera - 实时视频分析解决方案

Aupera Aup2600 系列提供了面向视频处理的模块化和分布式计算架构，打破了基于 x86 处理器的传统解决方案的瓶颈。

2020-07-29 | Xilinx, Aupera, 视频分析

决胜HLS，算法先行-简述算法的重要性

高层次综合（High-level Synthesis）简称 HLS，指的是使用C、C++、System C 等高层次语言描述电路设计的逻辑结构，以及编写对应的测试激励，借助高层次综合工具，配合高阶约束文件及优化指令自动转换成低抽象级语言（VHDL/Verilog）描述的电路模型的过程。

2020-07-29 | HLS, 高层次综合, 算法

如何用百度大脑FZ3深度学习卡+Paddle模型创建你的应用？

米尔科技的FZ3是与百度紧密合作推出的一款基于Xilinx Zynq Ultrascale CZU3EG芯片打造的深度学习计算卡，芯片内部集成了4核ARM A53处理器+GPU+FPGA的架构，具有多核心处理能力、FPGA可编程能能力以及视频流硬件解码能力等特点。

2020-07-28 | MYD-CZU3EG, 深度学习

BittWare发布基于赛灵思Kintex UltraScale+ FPGA 的M.2 加速器模块

250-M2D 采用了完全可编程的赛灵思® Kintex® UltraScale+™ FPGA，直接耦合到本地 DDR4 内存的两个存储器组上。可以完全由客户进行完全自主编程，或者采用Eideticom 的应用 IP，作为可立即运行的预编程解决方案来交付，后者是快速发展的计算存储市场上广受认可的领导者

2020-07-27 | BittWare, 250-M2D, FPGA加速器

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer