Xilinx 7系列FPGA收发器架构之发送器（TX）（七）
judy 在 周四, 12/15/2022 - 10:48 提交
本文我们继续介绍FPGA收发器TX结构和功能。
Verilog语法之`define、`undef
judy 在 周四, 12/15/2022 - 09:12 提交
在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和调用
数据中心加速芯片需求大爆发，FPGA正领跑市场
judy 在 周三, 12/14/2022 - 17:37 提交
本文我们就来具体看一下，为什么FPGA能够在数据中心加速领域领跑？具体的优势有哪些？
FPGA开发技巧备忘录——如何修改vivado IP源码
judy 在 周三, 12/14/2022 - 17:26 提交
为什么要修改IP核内的源码，说如何之前，先说为什么。
RFSoC应用笔记 - RF数据转换器（3）：RFSoC关键配置之RF-ADC内部解析（一）
judy 在 周三, 12/14/2022 - 15:15 提交
本文主要对RFSoC的ADC内部结构以及数字步进衰减器和过压功能进行介绍。
Xilinx 7系列FPGA收发器架构之发送器（TX）（六）
judy 在 周三, 12/14/2022 - 09:21 提交
本文介绍以下内容：GTX/GTH收发器TX结构，GTX/GTH收发器TX接口配置和时钟方案
Verilog语法之条件编译指令`ifdef， `ifndef，`else， `elsif， `endif
judy 在 周二, 12/13/2022 - 16:44 提交
Verilog的编译和C语言的编译二者自然不可同日而语，具体到FPGA的开发
[工程师分享]Xilinx MPSoC FSBL中的看门狗的用法总结
judy 在 周二, 12/13/2022 - 11:09 提交
本文是FSBL关于看门狗的用法总结。
JESD204B时钟网络
judy 在 周二, 12/13/2022 - 09:48 提交
本文重点介绍JESD204B时钟网络。
FPGA流控的一种方式——计算在途数量
judy 在 周二, 12/13/2022 - 09:12 提交
最近在项目中遇到一个反压的问题，简化下模型如下图所示