ZYNQ中的接口
francis zhang 在 周五, 02/10/2023 - 08:35 提交
Zynq PS 实现了众多接口，既有 PS 和 PL 之间的，也有 PS 和外部部件之间的
智能门锁 | 借助机器学习提升安全性
judy 在 周四, 02/09/2023 - 17:02 提交
今天，安全性问题萦绕在每个人的心头。随着技术越来越先进，要想绕过其他人创建的旧系统也变得易如反掌
AMD Vitis AI 3.0 新功能详解
judy 在 周四, 02/09/2023 - 16:07 提交
我们将向您介绍 Vitis AI 3.0 版本启用的一些新功能和增强功能
AMD高管谈DPU策略及产业
judy 在 周四, 02/09/2023 - 10:16 提交
Soni 广泛地讲述了她丰富的职业旅程，以及 12 年来专注于颠覆性技术和建立初创公司的出色表现
带你快速入门AXI4总线--AXI4-Stream篇（2）：XILINX AXI4-Stream接口IP源码仿真分析
judy 在 周四, 02/09/2023 - 09:14 提交
Vivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP
如何在Vivado中对RTL源文件进行加密
judy 在 周三, 02/08/2023 - 11:16 提交
本文介绍在使用源文件加密时的一些基本概念以及一些常见的问题
从FPGA说起的深度学习（一）
judy 在 周三, 02/08/2023 - 10:08 提交
本文将解释“什么是深度学习”和“使用 FPGA 进行深度学习的好处”
Zynq实现二层网络加密转发
judy 在 周三, 02/08/2023 - 09:32 提交
本次设计选用了两块ZYNQ开发板，ZYNQ支持双千兆网卡，操作系统为linux
FPGA 时序约束 二 ：创建时钟和时钟不相关约束
matt z 在 周三, 02/08/2023 - 09:07 提交
创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么
RFSoC应用笔记 - RF数据转换器（15）：API使用指南之Libmetal与结构体说明
judy 在 周二, 02/07/2023 - 16:41 提交
本文介绍了RFSoC RF 数据转换器的 RFdc 驱动程序的结构体的部分