DDR3 控制器设计（7）——DDR3 的用户端口读写模块设计
judy 在 周一, 11/28/2022 - 12:12 提交
在之前设计的 DDR3 控制器的基础上，添加用户写、读模块，便于在用户端更容易的对 DDR3 进行写读控制
Vivado无法双击打开xpr工程文件的解决办法
judy 在 周一, 11/28/2022 - 11:05 提交
之前安装的Vivado 2018.3，最近装了Vivado 2020.2，然后就没法双击打开xpr工程文件了
“together we advance_data centers（同超越，共成就_数据中心）”发布会回顾
judy 在 周一, 11/28/2022 - 10:35 提交
基于AMD有史以来性能最强的“Zen 4”核心，该处理器可提供业界领先的性能和能效
Vivado Design Suite Tcl 命令参考指南
judy 在 周五, 11/25/2022 - 17:41 提交
本指南涵盖了以下设计流程：硬件、IP和平台开发。
Xilinx FPGA资源解析与使用系列——Transceiver（十）PRBS、RX Equalizer、CDR
judy 在 周五, 11/25/2022 - 14:53 提交
我们主要关注的是TXDIFFCTRL 摆幅、Pre-Emphasis 预加重、Post-Emphasis 去加重
MIPI-DSI概述
judy 在 周五, 11/25/2022 - 09:55 提交
新的DSI-2协议定义了两个高速串行数据传输接口选项
DDR3 控制器设计（6）——DDR3 的读写模块添加 FIFO 接口设计
judy 在 周五, 11/25/2022 - 09:28 提交
在读写模块的基础上添加 FIFO 接口，包括写指令 FIFO、写数据 FIFO
宜鼎推出采用Kria K26的低延迟、低功耗FPGA平台
judy 在 周四, 11/24/2022 - 16:00 提交
宜鼎FPGA平台采用AMD Xilinx Kria K26系统模块，不仅能够加速AI演算，同时具备低延迟、低功耗特性
VIVADO的综合属性ASYNC_REG
judy 在 周四, 11/24/2022 - 15:57 提交
跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂
Xilinx UltraScale+ RFSoC Gen 3 ZU4x 电源和时序
judy 在 周四, 11/24/2022 - 10:08 提交
具有该性能水平的 SoC 片上系统需要大电流电源，并且要求电源具有可靠的稳压性能和抖动极低的时钟源。