matlab与FPGA数字滤波器设计（4）—— Vivado DDS 与 FIR IP核设计 FIR 数字滤波器系统
judy 在 周四, 04/01/2021 - 10:09 提交
本讲使用两个 DDS 产生待滤波的信号和matlab产生带滤波信号，结合 FIR 滤波器搭建一个信号产生及滤波的系统，并编写 testbench 进行仿真分析，第五讲、第六讲开始编写 verilog 代码设计FIR滤波器，不再调用IP核。
Vivado HLS的接口描述
joycha 在 周四, 04/01/2021 - 09:38 提交
我们在进行HLS编译的时候会设置顶层文件，顶层文件中包括形参、返回值等等。这些映射到硬件电路中会产生信号，这些信号具体又遵循什么样的接口描述我们需要设置，这不仅可以帮助我们设置更优的约束条件使得编译出来的硬件电路更加完美，更重要的是可以让我们精确了解端口所遵循的时序
【下载】使用 UltraScale和UltraScale+FPGA开发防篡改设计
judy 在 周三, 03/31/2021 - 16:24 提交
本应用笔记提供了防篡改(AT)指南和实际案例，以帮助保护UltraScale™和UltraScale+™ FPGA启用的系统中可能存在的IP和敏感数据。
赛灵思技术日深圳站报名开始了!
judy 在 周三, 03/31/2021 - 10:09 提交
本次活动为 软件与AI专场，通过一系列详细的技术分享与案例解析，与观众面对面探讨更多 FPGA/SOC 领域的创新可能，助力 AI 与软件相关从业者迅速学习掌握赛灵思全新的 Vitis/Vitis AI 统一软件平台。活动也同步聚焦行业热点应用，并介绍针对性的解决方案。
【视频】探讨自动驾驶中的汽车架构
judy 在 周三, 03/31/2021 - 09:49 提交
本视频将重点介绍高级驾驶辅助系统中的汽车架构和自动驾驶。
matlab与FPGA数字滤波器设计（3）—— Matlab 与 Vivado 联合仿真 FIR 滤波器
judy 在 周三, 03/31/2021 - 09:37 提交
本讲使用matlab产生待滤波信号，并编写testbench进行仿真分析，在Vivado中调用FIR滤波器的IP核进行滤波测试，下一讲使用两个DDS产生待滤波的信号，第五讲或第六讲开始编写verilog代码设计FIR滤波器，不再调用IP核。
TVM编译器
judy 在 周二, 03/30/2021 - 10:18 提交
TVM最大的特点是基于图和算符结构来优化指令生成，最大化硬件执行效率。其中使用了很多方法来改善硬件执行速度，包括算符融合、数据规划、基于机器学习的优化器等。它向上对接Tensorflow、Pytorch等深度学习框架，向下兼容GPU、CPU、ARM、TPU等硬件设备。
【下载】Versal ACAP SelectIO资源架构手册
judy 在 周二, 03/30/2021 - 09:48 提交
本文描述Versal™设备中可用的SelectIO™资源。
matlab与FPGA数字滤波器设计（2）——Vivado调用IP核设计FIR滤波器
judy 在 周二, 03/30/2021 - 09:42 提交
本讲在Vivado调用FIR滤波器的IP核，使用上一讲中的matlab滤波器参数设计FIR滤波器，下两讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析
【视频】Vitis AI 简介 – Edge IP
judy 在 周一, 03/29/2021 - 14:05 提交
本视频简要介绍了 Vitis AI Edge IP 的计划和架构，包括全新 1.3 版本中的新增功能。