Teledyne SP Devices推出持续数据传输速率为7 GB/s的12位数字化仪

judy 在 周五, 02/19/2021 - 11:41 提交

ADQ32双通道12位数字转换器支持每通道2.5 Gb/s的同步采样，而ADQ33则支持每通道1 GS/s的同步采样，并具有开放的Xilinx Kintex Ultrascale KU040现场可编程门阵列（FPGA） 。这两款数字化仪为高容量应用而优化

【视频】基于所关注的区域 (ROI) 的编码演示：软件架构

judy 在 周五, 02/19/2021 - 09:35 提交

通过本视频详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈， 接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。

【下载】D-PHY解决方案应用说明

judy 在 周五, 02/19/2021 - 09:18 提交

本应用说明提供了使用与标准FPGA I/O耦合的外部硬件的FPGA MIPI D-PHY解决方案。

【视频】最大化广播带宽：基于感兴趣区域（ROI）的编码

judy 在 周三, 02/10/2021 - 10:37 提交

本视频将演示使用Zynq UltraScale+ MPSoC视频编解码单元，实现基于感兴趣区域的编码，并将其用于广播带宽最大化。

【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十一章 FreeRTOS实验

judy 在 周三, 02/10/2021 - 09:51 提交

Free RTOS实时操作系统运行环境，这里不深入探讨Free RTOS的具体使用。本实验以FreeRTOS Hello World做举例，并实现两个LED灯以不同间隔持续闪烁。本实验基于 “PL端AXI GPIO的使用”工程，硬件环境不需要修改。

Vivado Design Suite 用户指南：版本说明、安装和许可（中文版） (v2020.2)

judy 在 周三, 02/10/2021 - 09:35 提交

本指南提供新版本的 Vivado® Design Suite 概述，包括有关新增功能和功能变更信息、软件安装需求以及许可信息。其中还提供了已知问题列表，并包含指向可提供最新信息的答复记录的链接。

【视频】赛灵思全新的SmartLynq+调试跟踪模块

judy 在 周二, 02/09/2021 - 16:08 提交

SmartLynq+模块是一个高速调试和跟踪模块，主要面向Versal ACAP用户。在本视频中，我们将介绍SmartLynq+模块的主要功能和接口，它能够提供更强大的器件编程、软硬件调试、性能分析以及事件跟踪功能。

【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十章 自定义IP实验

judy 在 周二, 02/09/2021 - 15:21 提交

Xilinx官方为大家提供了很多IP核，在Vivado的IP Catalog中可以查看这些IP核，用户在构建自己的系统中，不可能只使用Xilinx官方的免费IP核，很多时候需要创建属于自己的用户IP核

FPGA笔试题——序列检测（FSM状态机）

guanxiao_505740 在 周二, 02/09/2021 - 11:17 提交

FSM有限状态机，是FPGA和数字IC相关岗位必须要掌握的知识点，在笔试和面试中都非常常见。

【下载】XPHY I/O 源同步接口应用说明

judy 在 周一, 02/08/2021 - 15:54 提交

本文描述了如何在Versal™设备上使用高级I/O向导构建源同步高速I/O接口。