【Vivado那些事】关于reset_project和reset_project -exclude ip使用
judy 在 周四, 02/04/2021 - 09:08 提交
之前群里有一些关于在Vivado中IP综合时出现各种问题，大部分通过reset_project这个TCL命令解决，今天就简单分析一下reset_project这个命令的作用。
开发者分享 | Petalinux中如何确认 dev 下设备的对应关系
judy 在 周三, 02/03/2021 - 14:50 提交
通常 Kernel 一加载起来，大家能在/dev目录下可以看到一大堆的设备。这些设备都是 Kernel 加载初始化过程中，由内核和驱动创建出来的。那么哪个设备才是我真正要用的设备。下面就几个常用的外设来和大家一起梳理一下。
2021 年四大行业预测
judy 在 周三, 02/03/2021 - 10:18 提交
上周，我们分享了赛灵思汽车业务高级总监 Willard Tu 对 2021 年汽车行业发展前景的预测。今天，我们将目光投向另外几大领域——数据中心、AI 与软件、医疗及工业物联网市场，共同展望在今年及此后时间里，这些行业将迎来哪些重要技术与趋势。
MWC 上海，赛灵思带着哪些干货？
judy 在 周三, 02/03/2021 - 09:49 提交
2021 年世界移动通信大会上海展将于 2 月 23 日至 25 日举行。赛灵思公司作为自适应和智能计算的全球领先企业，将携最前沿的观点、技术、核心产品、解决方案与全球最佳实践“盛装亮相”MWC上海，与参会嘉宾共同探讨 5G 的创新应用，以及如何通过打造灵活应变的 5G 架构，加速 5G 发展。
【下载】 VMK180 评估板用户指南
judy 在 周三, 02/03/2021 - 09:33 提交
本指南详细描述了VMK180评估板的功能。使用本指南开发和评估VMK180板上针对Versal™ ACAP XCVM1802器件的设计。
【视频】嵌入式软件 2020.2 的新增内容
judy 在 周二, 02/02/2021 - 16:32 提交
本视频演示了嵌入式软件 2020.2 版本周期的新增功能。内容包括嵌入式软件堆栈和工具中的更新和变更。
【科普贴】基于FPGA三大串行通信接口
joycha 在 周二, 02/02/2021 - 16:20 提交
在通信中，通用串行总线通信接口是以下三种：
1、UART：rx(数据接收线)，tx(数据发送线)；
2、SPI：cs_n(片选信号)，sck（串行时钟线），sdi（数据输入线），sdo（数据输出线）；
3、IIC：sda(数据线)，scl（时钟线）；
【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十六章 PS端网络远程更新QSPI
judy 在 周二, 02/02/2021 - 09:44 提交
在实际工作中，会遇到产品升级问题，如果按照程序烧录的方式，可能需要打开产品的外壳，这无疑。本章介绍一种通过网络远程更新FLASH程序的方法，包含UDP和TCP两种方法。
【下载】用于 PCI Express 的 Versal ACAP 集成块产品指南 (v1.0)
judy 在 周二, 02/02/2021 - 09:28 提交
本文提供有关 Versal™ ACAP 集成块 for PCI Express® 内核的详细信息，IP 性能和资源利用率数据。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十五章 PS端以太网使用之lwip
judy 在 周一, 02/01/2021 - 14:57 提交
开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。